JPS605496A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS605496A JPS605496A JP59070847A JP7084784A JPS605496A JP S605496 A JPS605496 A JP S605496A JP 59070847 A JP59070847 A JP 59070847A JP 7084784 A JP7084784 A JP 7084784A JP S605496 A JPS605496 A JP S605496A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bits
- word line
- data lines
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリの周辺回路に関するものである。
従来のＩＭＯ８Ｔセルを用いたメモリでは、特開昭４８
−７３０３１に記載されるごとく２本のデータ線にあら
れれた差動の信号を検出するためにプリアンプ（通常フ
リップフロップ使用）が使われる。このプリアンプから
みて、上記２木のデータ線には常に高低といった反対の
電圧があられれる。またこの２本のデータ線のいずれか
のデータ線にのみ入出力データ信号を与える回路が付加
される。このために他の片方のデータ線は有効に使われ
ていなかった（第１図）。このため、平ｔ（Ｍすべき１
対のデータ線の電気的バランスがとれない欠点があった
。
−７３０３１に記載されるごとく２本のデータ線にあら
れれた差動の信号を検出するためにプリアンプ（通常フ
リップフロップ使用）が使われる。このプリアンプから
みて、上記２木のデータ線には常に高低といった反対の
電圧があられれる。またこの２本のデータ線のいずれか
のデータ線にのみ入出力データ信号を与える回路が付加
される。このために他の片方のデータ線は有効に使われ
ていなかった（第１図）。このため、平ｔ（Ｍすべき１
対のデータ線の電気的バランスがとれない欠点があった
。
本発明の目的は、１対のデータ線の電気的平ｔφｉをく
ずさない半導体メモリを提供するにある。
ずさない半導体メモリを提供するにある。
本発明では、１対のデータ線の夫々に信号入出力用のボ
ー１−を設けることにより、電気的平衡を保った。
ー１−を設けることにより、電気的平衡を保った。
本発明では、第２図に示すように従来使用されていなか
ったデータ線を有効に用いるために、このデータ線にシ
フ１−レジスタＳＲを設ける。したがって従来通り選択
された１ピッ１−に対しては、ランダムに読み出せたり
、書きこめたりできる他に、１本のワード線につながる
全ビットに対して、このＳＲを通して書きこめたり読み
出せたりといった並列処理もできる。すなわち１本のワ
ード線が選択された場合に、それにつながる全ビットか
らの読み出し信号がＳＲにとり入れられて、外部に直列
にとり出され、同時に全ビットの読み出し信号の中の１
ビツトのみＹデコーダを通して外部にもデータとしてと
り出せる。またＳＲとＹデコーダの動作を選択的に行な
えば、Ｙデコーダを通した１ビツトのデータと、ＳＲを
通した多数ビットのデータのいずれかを選択的にとり出
すことも可能である。また書きこみも、ＳＲを用いれば
、同一ワード線につながる全ビットに同時に行うことも
できるし、従来通りＹデコーダを通してランダム１にビ
ットに対して行うこともできる。またあきらかにこのＳ
Ｒは、１本のワード線につながる全ビットの検査を同時
に行うための手段にも使える。
ったデータ線を有効に用いるために、このデータ線にシ
フ１−レジスタＳＲを設ける。したがって従来通り選択
された１ピッ１−に対しては、ランダムに読み出せたり
、書きこめたりできる他に、１本のワード線につながる
全ビットに対して、このＳＲを通して書きこめたり読み
出せたりといった並列処理もできる。すなわち１本のワ
ード線が選択された場合に、それにつながる全ビットか
らの読み出し信号がＳＲにとり入れられて、外部に直列
にとり出され、同時に全ビットの読み出し信号の中の１
ビツトのみＹデコーダを通して外部にもデータとしてと
り出せる。またＳＲとＹデコーダの動作を選択的に行な
えば、Ｙデコーダを通した１ビツトのデータと、ＳＲを
通した多数ビットのデータのいずれかを選択的にとり出
すことも可能である。また書きこみも、ＳＲを用いれば
、同一ワード線につながる全ビットに同時に行うことも
できるし、従来通りＹデコーダを通してランダム１にビ
ットに対して行うこともできる。またあきらかにこのＳ
Ｒは、１本のワード線につながる全ビットの検査を同時
に行うための手段にも使える。
なおＳＲとＹＤをプリアンプからみて同じ側のデータ線
に配置することも原理的にはできるが、一般にＹＤ、Ｓ
Ｒの占有面積が大なためレイアウト上得策ではない。ま
た電気的に平衡すべき２本のデータ線（たとえばｄ ｏ
、 ｄ ｏ）の平衡度をくずさないためにも、ＹＤ、、
ＳＲは、互いに異なったデータ線に配置するのがよい。
に配置することも原理的にはできるが、一般にＹＤ、Ｓ
Ｒの占有面積が大なためレイアウト上得策ではない。ま
た電気的に平衡すべき２本のデータ線（たとえばｄ ｏ
、 ｄ ｏ）の平衡度をくずさないためにも、ＹＤ、、
ＳＲは、互いに異なったデータ線に配置するのがよい。
以」二のように従来のＩＭＯ８Ｔセル方式メモリの２木
のデータ線の、片側のデータ線にＶデコーダ、他の片側
のデータ線にシフトレジスタを配すれば、電気的平衡を
くずさないメモリが得らｔシる。
のデータ線の、片側のデータ線にＶデコーダ、他の片側
のデータ線にシフトレジスタを配すれば、電気的平衡を
くずさないメモリが得らｔシる。
なお以上の説明はＩＭＯ８Ｔセルを用いた例であるが、
一般のメモリにも適用できることは明らかである。
一般のメモリにも適用できることは明らかである。
第１図：従来の１ ’Ｍ ＯＳ Ｔセルを用いたメモリ
第２図二本発明のシフトレジスタを旬月したメモリ ＹＤ：デコーダ＋ Ｗ ｉ ｌ Ｗ 、’］ ：ワード
線９Ｍ：セル。 ＰＡ、 〜Ｉ）Ａ３ ：プリアンプ。 ｄｏ、ｄｏ：データ線、Ｄｉ、Ｄｏ： それぞれデータ
入力、データ出力、ＳＲ’：シフ１〜レジスタ。 ＤＳｉ、ＤＳｏ：それぞれＳＲへのデータ入力とＳＲか
らのデータ出力
第２図二本発明のシフトレジスタを旬月したメモリ ＹＤ：デコーダ＋ Ｗ ｉ ｌ Ｗ 、’］ ：ワード
線９Ｍ：セル。 ＰＡ、 〜Ｉ）Ａ３ ：プリアンプ。 ｄｏ、ｄｏ：データ線、Ｄｉ、Ｄｏ： それぞれデータ
入力、データ出力、ＳＲ’：シフ１〜レジスタ。 ＤＳｉ、ＤＳｏ：それぞれＳＲへのデータ入力とＳＲか
らのデータ出力
Claims (1)
- １、一対のデータ線対と、該データ線対に表われた信号
を差動に増幅するセンスアンプと、該データ線対の夫々
に設けられた、データ入力又はデータ出力のための２つ
の手段とを有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070847A JPS605496A (ja) | 1984-04-11 | 1984-04-11 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070847A JPS605496A (ja) | 1984-04-11 | 1984-04-11 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7084575A Division JPS51147225A (en) | 1975-06-13 | 1975-06-13 | Semiconductor memory |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61023777A Division JPS61180991A (ja) | 1986-02-07 | 1986-02-07 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605496A true JPS605496A (ja) | 1985-01-12 |
Family
ID=13443363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59070847A Pending JPS605496A (ja) | 1984-04-11 | 1984-04-11 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605496A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7309642A (nl) * | 1973-07-11 | 1975-01-14 | Philips Nv | Geintegreerd geheugen. |
| JPS51128236A (en) * | 1975-04-30 | 1976-11-09 | Nec Corp | A memory circuit |
-
1984
- 1984-04-11 JP JP59070847A patent/JPS605496A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7309642A (nl) * | 1973-07-11 | 1975-01-14 | Philips Nv | Geintegreerd geheugen. |
| JPS50161130A (ja) * | 1973-07-11 | 1975-12-26 | ||
| JPS51128236A (en) * | 1975-04-30 | 1976-11-09 | Nec Corp | A memory circuit |
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