JPS6054428A - 薄膜の製造方法 - Google Patents
薄膜の製造方法Info
- Publication number
- JPS6054428A JPS6054428A JP58161903A JP16190383A JPS6054428A JP S6054428 A JPS6054428 A JP S6054428A JP 58161903 A JP58161903 A JP 58161903A JP 16190383 A JP16190383 A JP 16190383A JP S6054428 A JPS6054428 A JP S6054428A
- Authority
- JP
- Japan
- Prior art keywords
- reaction chamber
- silicon
- glow discharge
- film
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Photovoltaic Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体装置に用いられる薄膜の製造方法に関す
るものである。
るものである。
従来技術と問題点
従来シリコンまたはシリコン化合物膜はシラン混合ガス
を用いてグロー放電分解法によって生成されて−る。と
ころが成牛時間が長くなると反応室内にシリコンまたは
シリコン化合物のフレークが付着して来る。このフレー
クが生成中のシリコンまたはシリコン化合物膜上に落下
した場合は該膜にピンホールを生じ、該膜によって形成
されるデバイスの特性を不安定にする原因となる。
を用いてグロー放電分解法によって生成されて−る。と
ころが成牛時間が長くなると反応室内にシリコンまたは
シリコン化合物のフレークが付着して来る。このフレー
クが生成中のシリコンまたはシリコン化合物膜上に落下
した場合は該膜にピンホールを生じ、該膜によって形成
されるデバイスの特性を不安定にする原因となる。
そのため、従来はこのフレークを除去するため反応室内
の装置を分解し、電極等をケンカルエツチングしている
が、このような方法は非常に手数を費するという欠点が
あっ喪。
の装置を分解し、電極等をケンカルエツチングしている
が、このような方法は非常に手数を費するという欠点が
あっ喪。
発明の目的
本発明は上記従来の欠点に鑑み、ピンホールのない好適
なシリコンまたはシリコン化合物膜を容易に生成できる
薄膜の製造方法を提供することを目的とするものである
。
なシリコンまたはシリコン化合物膜を容易に生成できる
薄膜の製造方法を提供することを目的とするものである
。
発明の構成
そしてこの目的は本発明によれば、反応ガスをグロー放
電分解してシリコンまたはシリコン化合物膜を生成する
薄膜の製造方法において、予め反応室内にフッ素化合物
ガスを含む反応ガスを導入し、グロー放電分解を行なっ
て反応室内をドライエツチングした後、該反応室内に基
板を装着し、次いで反応ガスを導入しグロー放電分解を
行なってシリコンまたはシリコン化合物膜を生成する諸
工程が含まれることを特徴とする薄膜の製造方法を提供
することによって達成される。
電分解してシリコンまたはシリコン化合物膜を生成する
薄膜の製造方法において、予め反応室内にフッ素化合物
ガスを含む反応ガスを導入し、グロー放電分解を行なっ
て反応室内をドライエツチングした後、該反応室内に基
板を装着し、次いで反応ガスを導入しグロー放電分解を
行なってシリコンまたはシリコン化合物膜を生成する諸
工程が含まれることを特徴とする薄膜の製造方法を提供
することによって達成される。
発明の実施例
以下、本発明実施例な図面によって詳述する。
本発明方法な笑施する装置としては平行平板型又は円筒
型等のＣＶＤ装置があシ、第１図に平行平板型ＣＶＤ装
置を示す。同図において、１は反応室、２はウェーハ、
３はウェーハを載置する電極、４は対向電極、５はガス
導入口、６は排気口、７は高周波電源をそれぞれ示して
いる。本装置は電極３上にウェーッ・２を載置し、ガス
導入口５より反応ガスを導入し、電極３，４間に高周波
電圧を印加してグロー放電を起させることによシ反応ガ
スを分解してウェーハ２土に半導体結晶膜や絶縁膜を成
長させることができるようになっている。
型等のＣＶＤ装置があシ、第１図に平行平板型ＣＶＤ装
置を示す。同図において、１は反応室、２はウェーハ、
３はウェーハを載置する電極、４は対向電極、５はガス
導入口、６は排気口、７は高周波電源をそれぞれ示して
いる。本装置は電極３上にウェーッ・２を載置し、ガス
導入口５より反応ガスを導入し、電極３，４間に高周波
電圧を印加してグロー放電を起させることによシ反応ガ
スを分解してウェーハ２土に半導体結晶膜や絶縁膜を成
長させることができるようになっている。
本発明方法は、このような装置を用いてシリコンまたは
シリコン化合物膜を製造するとき、シリコン、まｆｃは
シリコン化合物膜の成長以前に、反応室内を例えば四フ
ッ化炭素（ＣＦ４）ｌ三フッ化悩素（ＮＦ、）等のフッ
素化合物ガスを含む反応ガスを用いてグロー放電分解法
によシトライエツチングしてピンホールの原因となるシ
リコン、またはシリコン化合物のフレークを除去するこ
とが特徴であり、その後シラン混合ガスを用いてグロー
放電分解法によりシリコンまたはシリコン化合物膜を製
造するのである。
シリコン化合物膜を製造するとき、シリコン、まｆｃは
シリコン化合物膜の成長以前に、反応室内を例えば四フ
ッ化炭素（ＣＦ４）ｌ三フッ化悩素（ＮＦ、）等のフッ
素化合物ガスを含む反応ガスを用いてグロー放電分解法
によシトライエツチングしてピンホールの原因となるシ
リコン、またはシリコン化合物のフレークを除去するこ
とが特徴であり、その後シラン混合ガスを用いてグロー
放電分解法によりシリコンまたはシリコン化合物膜を製
造するのである。
なお上記行程においてドライエツチングにより反応室壁
面にフッ素が装着するが、このフッ素を除去するために
、ドライエツチング後、反応室内に純水素ガスを導入し
グロー放寛分Ｍ（水素プラズマ処理）を行なう工程を付
加する必要がある。
面にフッ素が装着するが、このフッ素を除去するために
、ドライエツチング後、反応室内に純水素ガスを導入し
グロー放寛分Ｍ（水素プラズマ処理）を行なう工程を付
加する必要がある。
以−ヒの本発明方法によれば反応室内のクリーニングを
ドライエツチングで行なうため、従来のケミカルエツチ
ングに比し作業が非常に簡単となり、且つピンホールの
ないアモルファス・シリコン膜を得ることができる。ま
たドライエツチング後の残留フッ素がアモルファス・シ
リコン膜にとり込まれエネルギーギャップの伝導帯近傍
に捕獲準位が形成されアモルファス光導電セル並びにシ
ョットキーパリア型セルにおける電圧応答性、光応答性
が劣化することを水素プラズマ処理によって防止するこ
とができる。
ドライエツチングで行なうため、従来のケミカルエツチ
ングに比し作業が非常に簡単となり、且つピンホールの
ないアモルファス・シリコン膜を得ることができる。ま
たドライエツチング後の残留フッ素がアモルファス・シ
リコン膜にとり込まれエネルギーギャップの伝導帯近傍
に捕獲準位が形成されアモルファス光導電セル並びにシ
ョットキーパリア型セルにおける電圧応答性、光応答性
が劣化することを水素プラズマ処理によって防止するこ
とができる。
第２図すは本発明方法によるアモルファス・シリコン膜
を用いて作成された第２図ａの如き構成を有するガラス
／ Ｉｎ２Ｏ３／ ａ−８ｉＨ／ Ａｔのショットキー
パリア型フォト・ダイオードの光ノ９ルス時定数のＬＥ
Ｄ波長依存性を従来例と比較して示した図である。第２
図ａにおいて、１０はガラス基板、１１ ハＩｎ２Ｏ３
電極、１２はアモルファス・シリコン膜、１３はＡｔ電
極を示し、第２図すにおいて、横軸には波長を、縦軸に
は応答時間をとシ、曲線Ａによシ本発明方法によるフォ
トダイオードの特性を、曲線Ｂにより従来例の特性をそ
れぞれ示した。なお測定にはＩｎｋΩの負荷抵抗を用い
た。
を用いて作成された第２図ａの如き構成を有するガラス
／ Ｉｎ２Ｏ３／ ａ−８ｉＨ／ Ａｔのショットキー
パリア型フォト・ダイオードの光ノ９ルス時定数のＬＥ
Ｄ波長依存性を従来例と比較して示した図である。第２
図ａにおいて、１０はガラス基板、１１ ハＩｎ２Ｏ３
電極、１２はアモルファス・シリコン膜、１３はＡｔ電
極を示し、第２図すにおいて、横軸には波長を、縦軸に
は応答時間をとシ、曲線Ａによシ本発明方法によるフォ
トダイオードの特性を、曲線Ｂにより従来例の特性をそ
れぞれ示した。なお測定にはＩｎｋΩの負荷抵抗を用い
た。
図より、本発明方法を用いれば、数μｓｅｃという従来
例に比して２桁程度高速なフォトダイオードが答易に得
られることがわかる。
例に比して２桁程度高速なフォトダイオードが答易に得
られることがわかる。
第３図はイオン・マイクロ・アナリシス（ＩＢＭ）によ
るアモルファス・シリコン膜の組成分析の結果を示した
図である。同図において、縦軸にはシリコンのＩＭＡシ
グナルに対するフッ素のＩＭＡシグナルの強度比をとり
、横軸にはドライエツチング後のアモルファスシリコン
膜のパッチ数に対応する延べ膜厚をとり、曲ｍＡにより
本発明方法によるもの、曲Ｉ！ＩＩＢにより従来法によ
るものをそれぞれ示した。この図より水素プラズマ処理
によシ反応室の壁に付着したフッ素化合物の５ｉ−Ｆの
結合が切れ、Ｈ−Ｆとなシフッ素が除去できることがわ
かる。
るアモルファス・シリコン膜の組成分析の結果を示した
図である。同図において、縦軸にはシリコンのＩＭＡシ
グナルに対するフッ素のＩＭＡシグナルの強度比をとり
、横軸にはドライエツチング後のアモルファスシリコン
膜のパッチ数に対応する延べ膜厚をとり、曲ｍＡにより
本発明方法によるもの、曲Ｉ！ＩＩＢにより従来法によ
るものをそれぞれ示した。この図より水素プラズマ処理
によシ反応室の壁に付着したフッ素化合物の５ｉ−Ｆの
結合が切れ、Ｈ−Ｆとなシフッ素が除去できることがわ
かる。
発明の効果
以上、詳細に説明したように、本発明による薄膜の製造
方法は、装置の反応室内を予めフッ素化金物ガスを含む
反応ガスを用いてドライエツチングし、その後水素プラ
ズマ処理を行ない、続いてシラン混合ガスを用いてグロ
ー放電分解法によシ捕獲準位の密度の少なく、シかもピ
ンホールの少ないアモルファス・シリコン膜が容易に得
られるといった効果大なるものである。
方法は、装置の反応室内を予めフッ素化金物ガスを含む
反応ガスを用いてドライエツチングし、その後水素プラ
ズマ処理を行ない、続いてシラン混合ガスを用いてグロ
ー放電分解法によシ捕獲準位の密度の少なく、シかもピ
ンホールの少ないアモルファス・シリコン膜が容易に得
られるといった効果大なるものである。
さらに本発明はポリシリコン、リンあるいはポロンをド
ープしたドーピング膜並びにＳｉＯ□。
ープしたドーピング膜並びにＳｉＯ□。
５１３Ｎ４． ＳムＣ膜などシリコン及びシリコン化合
物膜においてもピンホールの少ない好適な薄膜が容易に
得られるといった効果大なるものである。
物膜においてもピンホールの少ない好適な薄膜が容易に
得られるといった効果大なるものである。
第１図は本発明による薄膜の製造方法を実施することが
できる装置の１例を説明するための図、第２図は本発明
方法によるアモルファス・シリコン膜を用いたショット
キーパリア型フォト・ダイオードの構造及びその光パル
ス時定数のＬＥＤ波長依存性を説明するための図、第３
図はイオン・マイクロ・アナリシスによるアモルファス
・シリコン膜の組成分析結果を示す図である。 （７） 図面において、１は反応室、２はウェーハ、３゜４は電
極、５はガス導入口、６は排気口、７は高周波′醒源、
１０けガラス基板、１１け■ｎ２ｏ３電極、１２ｉ、１
：’アモルファス・シリコン膜、］ ａはＡｚ市ｉをそ
ノ′１ぞｔｒ、丞す。 ％約−出願人 富士通株式会社 慣軒出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）拳 男 弁理士 １１１ 口 昭 之 （８） 発１昆 第２囚 （ａ） １］ 波長（ｎｍ）
できる装置の１例を説明するための図、第２図は本発明
方法によるアモルファス・シリコン膜を用いたショット
キーパリア型フォト・ダイオードの構造及びその光パル
ス時定数のＬＥＤ波長依存性を説明するための図、第３
図はイオン・マイクロ・アナリシスによるアモルファス
・シリコン膜の組成分析結果を示す図である。 （７） 図面において、１は反応室、２はウェーハ、３゜４は電
極、５はガス導入口、６は排気口、７は高周波′醒源、
１０けガラス基板、１１け■ｎ２ｏ３電極、１２ｉ、１
：’アモルファス・シリコン膜、］ ａはＡｚ市ｉをそ
ノ′１ぞｔｒ、丞す。 ％約−出願人 富士通株式会社 慣軒出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）拳 男 弁理士 １１１ 口 昭 之 （８） 発１昆 第２囚 （ａ） １］ 波長（ｎｍ）
Claims (1)
- 【特許請求の範囲】 １、反応ガスをグロー放電分解してシリコンまたはシリ
コン化合物膜を生成する薄膜の製造方法において、予め
反応室内にフッ素化合物ガスを含む反応ガスを導入し、
グロー放電分解を行なって反応を内をドライエツチング
した後、該反応室内に基板を装着し、次いで反応ガスを
導入しグロー放電分解を行なって前記基板上にシリコン
またはシリコン化合物膜を生成する諸工程が含まれるこ
とを特徴とする薄膜の製造方法。 ２、前記ドライエツチング後に反応室内に純水素ガスを
導入しグロー放電して水素プラズマ処理を行なうことを
特徴とする特許請求の範囲第１項記載の薄膜の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161903A JPS6054428A (ja) | 1983-09-05 | 1983-09-05 | 薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58161903A JPS6054428A (ja) | 1983-09-05 | 1983-09-05 | 薄膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6054428A true JPS6054428A (ja) | 1985-03-28 |
Family
ID=15744205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58161903A Pending JPS6054428A (ja) | 1983-09-05 | 1983-09-05 | 薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215037A (ja) * | 1987-03-04 | 1988-09-07 | Toshiba Corp | ケイ素系薄膜の製造方法 |
-
1983
- 1983-09-05 JP JP58161903A patent/JPS6054428A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215037A (ja) * | 1987-03-04 | 1988-09-07 | Toshiba Corp | ケイ素系薄膜の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6399177B1 (en) | Deposited thin film void-column network materials | |
| US5015331A (en) | Method of plasma etching with parallel plate reactor having a grid | |
| US5310454A (en) | Dry etching method | |
| US5427827A (en) | Deposition of diamond-like films by ECR microwave plasma | |
| TWI394214B (zh) | 二氧化矽組合物的選擇性蝕刻方法 | |
| US5100504A (en) | Method of cleaning silicon surface | |
| US5387542A (en) | Polycrystalline silicon thin film and low temperature fabrication method thereof | |
| US5209803A (en) | Parallel plate reactor and method of use | |
| US5045346A (en) | Method of depositing fluorinated silicon nitride | |
| TW307027B (en) | Process for reducing circuit damage during pecvd in single wafer pecvd system | |
| EP0582228A1 (en) | Process for forming amorphous silicon hydride film | |
| JPS58204537A (ja) | プラズマエツチング方法 | |
| JP2850834B2 (ja) | 非晶質炭素膜の製造方法及び半導体装置 | |
| US6877517B2 (en) | Plasma etch method for forming plasma etched silicon layer | |
| JPS6054428A (ja) | 薄膜の製造方法 | |
| JPS6059739A (ja) | ドライクリ−ニング方法 | |
| KR20020046232A (ko) | 침착된 박막 보이드-칼럼 네트워크 물질 | |
| JP3644013B2 (ja) | 半導体装置の製造方法 | |
| JPH0432228A (ja) | ドライエッチング方法およびこれを用いた半導体装置の製造方法 | |
| JPS6231071B2 (ja) | ||
| JPS59214226A (ja) | エツチング方法 | |
| JPH0456769A (ja) | 微結晶を含有する非晶質炭化ケイ素膜の形成方法 | |
| JPS5897826A (ja) | 半導体製造装置およびその洗浄方法 | |
| JPH03155621A (ja) | ドライエッチング方法 | |
| JPS60140816A (ja) | アモルフアス・シリコン膜の製造方法 |