JPS6053715B2 - インクジエツト・プリンタ - Google Patents

Description

【発明の詳細な説明】 本発明はインクジェット・プリンタに係り、特に印刷さ
れるべきインク滴の位置制御に関する。

例えば、ドットを発生するためのソレノイド・ハンマに
よつて各ワイヤが作動されるワイヤ、マトリクス・プリ
ンタ又はインク滴が発生されるインクジェット・プリン
タのようなドット・プリンタによつて文字を印刷する場
合、印刷品質はドットを所要位置に配置する性能及びド
ット寸法によつて大きな影響を受ける。ドット寸法及び
その間隔を小さくすることにより印刷品質を高くするこ
とができる。しかしながら、ドット寸法は、インクジェ
ット・プリンタにおいては安定な滴位置を得るために必
要なインク滴の最小寸法によつて制限され、ワイヤ・マ
トリクス・プリンタにおいては記録面に衝突するときに
ワイヤの破壊を回避するために必要なワイヤの最小寸法
によつて制限される。ある特定の文字印刷速度に対して
は、時間間隔ιが一定のより小さなスポットが要求され
る。

したがつて、プリンタのスループットを高めようとすれ
ば大きなスポット寸法が必要とされ、印刷品質を高める
ことができなくなる。このように、ドット寸法が特定の
範囲内にある場合、印刷品質はドット位置の強い影響を
受ける。

従来、各ドットの位置を制御するためにとられてきた１
つの方法は、固定格子すなわちマトリクスを使用する方
法である。この方法で使用される格子すなわちマトリク
スの各領域は、側辺が滴間の最小間隔に等しい長さを有
する正方形をなしている。格子すなわちマトリクスの各
正方形領域を一様に滴で満たすために、間隔は滴の直径
を２の平方根で割ることによつて得られる商以下でなけ
ればならない。各滴を位置決めするために固定格子すな
わちマトリクスを使用すると印刷により得られた文字が
ギザギザした感じになつてしまう。

例えば、曲線又は４５し以外の斜線の場合、文字は際立
つた段部、細い箇所、及び太い箇所を有するようになつ
てしまう。したがつて、固定格子すなわちマトリクスを
使用し印刷パターンが滴により満たされる正方形領域を
有する場合には、多くの文字はギザギザした感じのもの
になつてしまう。

このギザギザした惑じが印刷品質に影響を与える。各ド
ット・セグメントのドット間隔を最小に維持しつつドッ
トの全体の垂直又は水平セグメントの位置決めの自由度
を増すことによつて印刷品質はある程度改良される。

例えば、第１垂直セグメント中の滴に対して第２垂直セ
グメント中の滴を格子間隔の１１２だけ上方に移動させ
ることができ、この場合、滴が重り合うようになる。水
平方向に関しても同様の配列を行うことができる。垂直
方向にこのような位置の自由度をもたせると、水平線に
対して小さな角度をなす線の品質を主として改良するこ
とができ、他方、水平方向にこのような位置の自由度を
もたせると、垂直線に対して小さな角度をなす線の品質
を主として改良することができる。ラスタ型インクジェ
ット●プリンタの場合、ラスタ全体に対して偏向量を一
様に増加させることができるので、スループットに影響
を与えること−なく比較的簡単に垂直方向の自由度を得
ることができる。

しかしながら、ラスタ型インクジェット・プリンタにお
いて垂直方向の自由度と水平方向の自由度の双方を得る
ことは、追加されたラスタ位置に印刷するために付加時
間を要するため、スループットを低下させなければ不可
能である。ワイヤ・マトリクス・プリンタにおいては、
ハンマ・サイクル時間を最小にするという要求との両立
が可能であれば、水平方向の自由度を容易に得ることが
できる。しかしながら、ワイヤ・マトリクス・プリンタ
において水平方向の自由度と垂直方向の自由度の双方を
得ることは印刷の各ラインに対してさらに別の通行すな
わち掃引を必要と・するのでスループットを低下させな
ければ不可能である。本発明の目的は、インク滴発生手
段と記録面との間の相対運動速度とインク滴発生速度と
の同期外れの補償を印刷品質をそこなわずに行うことが
できるインクジェット・プリンタを提供するにある。

この目的を達成するために、本発明は、インク滴発生手
段と記録面との間の相対運動方向に沿う各印刷滴間の間
隔を記憶しておき、上記相対運動速度と上記インク滴発
生手段のインク滴発生速度との同期が外れた場合には、
上記記憶された印刷滴間の間隔が所定値以上のときにの
みこれに対応した実際の印刷滴の間隔を調整するもので
ある。

以下、添付図面を参照して本発明の実施例について説明
する。第１図にはインクジェット・プリンタ１０が示さ
れている。

このインクジェット・プリンタ１０はキャリヤ１２上に
配設されたインクジェット・アセンブリ１１を有する。
キャリヤ１２は例えば回転ドラム上の紙のような記録面
１４に対して左から右へ及びその逆方向に移動するため
にキャリヤ・ドライバ１３を介して駆動手段１２Ａによ
つて駆動される。したがつて、インクジェット・ヘッド
●アセンブリ１１と記録面１４との間に第１軸に沿つた
相対運動が生じる。さらに、記録面１４は、印刷が行わ
れる領域中の第１軸に実質的に垂直な方向に動かされる
。

記録面１４は連続的なドラムの回転によつて連続的に動
くようにすることもできるが、第１軸に沿つたインクジ
ェット●ヘッド●アセンブリ１１の各掃引すなわち通過
の終点においてドラムが定期的に動かされることによつ
てインデックスされるようにすることもできる。記録面
１４は平坦面に取付けることもでき、この場合も、垂直
方向に連続的に動くようにすることもできるが、第１軸
に沿つたインクジェット●ヘッド●アセンブリ１１の各
掃引又は通過の終点においてインデックスされるように
することもできる。したがつて、第１軸に実質的に垂直
な第２方向においてインクジェット・ヘッド・アセンブ
■川１と記録面１４との間の相対運動が生じる。格子１
５はインクジェット●ヘッド●アセンブリ１１の（第１
軸に沿つた）水平位置を決定するために使用される。

かかる格子１５を設けることによつて種々の時間間隔に
おける水平軸に沿つたインクジェット●ヘッド●アセン
ブリ１１の特定位置を探知することができる。インクジ
ェット●ヘッド・アセンブリ１１は、インクを圧力によ
つてインク供給器１７から滴発生器１８へ方向付けるポ
ンプ１６を含む。

滴発生器１８はトランスジューサを含む。このトランス
ジューサは、例えば１１７ＫＨｚという比較的高い周波
数で電子装置２０中の発振器１９″によつて作動される
水晶ドライバ１９によつて付勢されるときに、インクを
揺動させる。インク流２１は滴発生器１８のノズル２２
から流出する。

滴発生器１８によつてインク流２１が揺動されると、イ
ンク流２１は帯電電極２４内で滴２３になる。印刷され
るべき各滴の帯電の大きさは、記録面１４に印刷される
べき各滴が記録面１４に衝突する前であつて一対の偏向
板２５及び２６の間を通過した後に記録面１４の所要位
置へ向けて偏向されるように本発明によつて制御される
。偏向板２５と２６の間には一定電圧が印加されるので
、帯電された滴２３が記録面１４へ向う間の該滴の偏向
量は各帯電滴の電荷量によつて決定される。

したがつて、各滴２３に対して帯電電極に印加される電
圧の大きさ及びインク流２１中で該滴の前方であつて且
つ該滴に近接した位置にある滴の誘導作用によつて帯電
滴２３が向う記録面１４上の位置が決定される。滴２３
が印刷に必要でないときには、滴２３は貯蔵器２８への
通路をなすガター２７の方へ向けられる。

貯蔵器２８はフィルタ２９を介してインク供給器１７へ
連結されている。印刷に使用されない滴２３はインク流
２１中で該滴の前方であつて且つ該滴に近接した位置に
ある滴により生じる誘導作用を補償するため以外には帯
電されない。第２１図には理想的な文字゜“ｗ゛が示ざ
れている。この理想文字“Ｗ゛は、左外側中心線３１、
左内側中心線３２、右内側中心線３３、及び右外側中心
線３４を有している。左外側中心線３１と左内側中心線
３２は底端部において交差し、左内側中心線３２と右内
側中心線３３はそれらの頂端部において交差し、右内側
中心線３３と右外側中心線３４とは左外側中心線３１と
左内側中心線３２の交差点と同じ水平面に位置するそれ
らの底端部において交差する。文字゜“Ｗ゛を発生する
ためにインク・ドット３５が固定格子すなわちマトリク
スとともに使用されるときのインク・ドット３５の配列
が第２２図に示されている。

第２２図において、非常にわずかのドット３５のみが中
心線３１，３２，３３及び３４のいずれかに中心を有す
る。左外側中心線３１の頂部及び底部、右外側中心線３
４の頂部及び底部ならびに中心線３２及び３３の交差点
に位置するドット３５のみがこれら中心線に中心を有す
る。このように固定格子すなわちマトリクスを使用する
と滑かでないでこぼこな文字“゜Ｗ゛が印刷されてしま
う。印刷の質はいくつかの垂直セグメント中のドットを
格子間隔の半分に等しい垂直距離だけ移動することによ
つていくらか改良される。

これが第２３図に示されている。前述のように、ドット
３５を垂直方向に移動すると、水平方向に対して小さな
角度を有する線の質が主として改良される。したがつて
、垂直方向の半分のステップを使用することによつて発
生される第２３図に示された文字゜゜ｗ゛の印刷の質は
第２２図に示された文字のそれより非常に良いとはいえ
ない。しかしながら、前述のように垂直方向に対して小
さな角度を有する線の印刷の質は、いくつかの垂直セグ
メント中のドット３５を水平方向に移動することによつ
て改良することができる。

これが第２４図に示されている。この図において、いく
”つかの垂直セグメント中のドット３５は格子間隔の半
分に等しい距離だけ水平方向に移動したものであり、複
数のドット３５が重り合つている。そして、最上部ドッ
ト３５、３番目のドット３５、８番目のドット３５及び
最後のドット３５の申心は左外側中心線３１上にある。
第２２図の文字の場合、２つのドット３５の中心のみが
左外側中心線３１上に位置するだけであり、第２３図の
文字の場合、３つのドット３５の中心のみが左外側中心
線３１上に位置するだけである。したがつて、第２４図
の文字は第２２図及び第２３図の文字より改良されてい
るといえる。本発明の制御装置によれば、第２３図に示
されているように各ドット３５はその中心が中心線３１
，３２，３３及び３４のうちの１つの上に位置するよう
に配置される。

また、各ドットは重り合つている。したがつて、本発明
の制御装置によれば例えばドット３５の単一列のみが必
要な場合、各ドット３５の中心が中心線３１，３２，３
３及び３４のうちの１つに位置することとなる。これは
、各位置において文字６６Ｗ′１を形成するためにドッ
ト３５の単一列のみが使用される点で第２２図乃至第２
４図に示された文字構成と対照的である。しかしながら
、高品質の活字を得るには、ドット３５の中心が中心線
３１，３２，３３及び３４上に位置することができない
ようないくつかの異なつた線の幅を使用することが必要
である。

しかし、それらは本発明の制御装置によつて第２６図に
示されているように要求に合致するよう配列することが
できる。第２図には８ビットの文字コードをアドレスと
して受けるポインタ読取専用記憶装置（以下、ＰＲＯＳ
と略称す）５０が示されている。

文字コードは印刷されるべき文字を示すものである。８
ビットの文字コードはＰＲＯＳ５Ｏ中のどの語がはじめ
に選択されたのかを示す。

ＰＲＯＳ５Ｏは２５６語を保有する。１語は１６ビット
からなる。

ＰＲＯＳ５Ｏの出力は、８ビットの文字コードが示す文
字を印刷すべきデータが存在し始めるフォント読取専一
用記憶装置（以下ＦＲＯＳと略称す）５１内の位置を識
別するために使用される。ＦＲＯＳ５ｌは６５５３６１
１１までの語を収容し得る。各語は１６ビットである。
１００文字ローマ字体活字フォントには約１６００唱が
必要である。

ＰＲＯＳ５Ｏからの１６ビットの語がゲート５０Ｇを通
つてポインタ・カウンタ５２に入力される。

ポインタ・カウンタ５２は互いに協働するマスタ・ポイ
ンタ・カウンタ（以下、ＰＣＭと略称す）５３とスレー
ブ、ポインタ●カウンタ（以下、ＰＣＳと略称す）５４
を具備している。ＰＣＭ５３はＦＲＯＳ５ｌを直接アド
レスし且つＦＲＯＳ５ｌ中の各線を上方向に順次アクセ
スする。ＰＲＯＳ５Ｏから出力される１６ビットの語は
前に印刷される文字の最後の滴時間の間にポインタ●カ
ウンタ５２のＰＣＭ５３にゲート５０Ｇを介して入力さ
れる。

第３Ａ図及び第３Ｂ図に示されているように、各滴時間
は発振器１９″（第１図参・照）によつて駆動されるク
ロックから出力されるクロック信号ＴＯ，Ｔｌ，Ｔ２，
Ｔ３，Ｔ４，Ｔ５，Ｔ６及びＴ７からなる８個の等しい
時間セグメントに分割される。ＰＲＯＳ５Ｏ（第２図参
照）からの出力は前に印刷される文字の最後の滴時間の
間のクロック信号Ｔ２（第３Ａ図参照）が発生される時
点でポインタ・カウンタ５２のＰＣＭ５３にゲート５０
Ｇを介して入力される。前に印刷された文字の直前の滴
時間を含む最後の滴時間において文字終了（以下、ＥＯ
Ｃと略称す）ラッチ５５（第２図及び第８図参照）が、
クロック信号Ｔ７（第３Ａ図参照）が高レベルになつて
から次のクロック信号Ｔ４が高レベルになるまで高レベ
ルのＥＯＣ信号を発生する。ＧＤラッチ５５″（第２図
及び第１４図参照）は１つの文字の最後の滴時間の第１
部分の間高レベルになるＧＤ信号を発生する。

これは格子１５（第１図参照）からの高レベルＧＰ信号
によつて発生される。ＧＰ信号を発生させるための構成
は、例えば特公昭３６−１１７９３号及び特願昭Ｍ−６
５０９５号（特開昭５５−６２８６号）に開示されてい
る。したがつて、ＰＲＯＳ５Ｏ（第２図参照）の出力を
ＰＣＭ５３に供給するためのゲート論理は、次の論理式
で示される。ＰＣＭｎ＝ＰＲＯＳｎＩＴ２●ＥＯＣＩＧ
Ｄ（１）式（１）においてｎ１はＰＲＯＳ５Ｏ中に記憶
された特定の１６ビットの語の各ビットを示す。

したがつて、ＰＲＯＳ５Ｏから出力される語の各ビット
はＥＯＣ信号及びＧＤ信号が高レベルの間であつてクロ
ック信号Ｔ勅く発生されたときにゲート５０Ｇを介して
ＰＣＭ５３に入力される。ＰＣＭ５３は同じサイクルの
クロック信号Ｔ５が発生されるときに計数値をＰＣＳ５
４へ転送する。

さらに、クロック信号Ｔ５においてＰＣＭ５３からＰＣ
Ｓ５４へ転送された計数値は１だけ増加されて次の滴時
間のクロック信号Ｔ２が発生されるときにＰＣＭ５３へ
戻され、ＰＣＭ５３の計数値を２進計数値の１だけ増加
させる。ポインタ・カウンタ５２のための論理式は次式
で示される。

（ＰＣＭｎをセット（論理１（高レベル）））＝Ｔ２・
ＥＯＣ●ＧＤ●ＰＲＯＳｎ＋Ｔ２● （ＰＣＳｌ●ＰＣ
Ｓ２Ｏ−・・ＰＣＳｎ−１・尤？・（ＲＬＳ＝０）・匠
で （２）（ＰＣＭｎをリセット（論理０（低レベル
）））＝Ｔ２●ＥＯＣ●ＧＤ●ＰＲＯＳｎ＋Ｔ２● （
ＰＣＳｌ●ＰＣＳ２●・・ＰＣＳｎ−１）・ＰＣＳｎ・
（ＲＬＳ＝０）・■で（３）（ＰＣＳｎをセット（論理
１（高レベル）））＝Ｔ５・ＰＣＭｎ（４）（ＰＣＳｎ
をリセット（論理０（低レベル）））＝Ｔ５・ＰＣＭｎ
（５）ポインタ・カウンタ５２に対する論理式（２），
（３），（４）及び（５）のそれぞれにおいて、ｎ＝１
，２，３，４，５，６，７，８，９，１０，１１，１２
，１３，１４，１５及び１６である。

その理由は１６ビット存在するからである。上記式にお
いて゜“・゛は論理積を示し、“゜＋゛は論理和を示す
ことを理解されたい。ポインタ・カウンタ５２を構成す
る論理回路の一例が第４図及び第５図に示されている。

第４図にはＰＣＭ５３を構成するためのテキサス・イン
ストルメンツ社の種々の理論素子が示され、第５図には
ＰＣＳ５４を構成するためのテキサス・インストルメン
ツ社の１つの論理素子が示されている。第４図及び第５
図に示された素子はｎ＝１４に対応したものである。Ｐ
ＣＭ５３及びＰＣＳ５４はＰＲＯＳ５Ｏ（第２図参照）
からの１６ビット語の１から１３，１５及び１６の他の
ビットのそれぞれに対応して同じ型の素子を具備しなけ
ればならないことを理解されたい。第４図において、Ｐ
ＣＭ５３はゲート・モジュール５６及び５７を含む。

ゲート・モジュール５６及び５７はそれぞれテキサス●
インストルメンツ社からモデルＳＮ７４ｌＯ（Ｊ）とし
て販売されている三重３入力正Ｎ，ＡＮＤゲートである
。ゲート・モジュール５６及び５７の各不使用論理入力
は高い論理レベルに保持されることを理解されたい。ゲ
ート・モジュール５７は、ＥＯＣラッチ５５（第２図及
び第８図参照）からＥＯＣ信号を受けるピン１と、クロ
ック信号Ｔ５を受けるピン２を有する。これらの各入力
が高レベルであれば、ゲート●モジュール５７のピン１
２に低レベル信号が発生し、該信号はインバータ・モジ
ュール５Ｖのピン１に供給される。インバータ●モジュ
ール５７″の１つの適当な例としてはテキサス・インス
トルメンツ社からモデルＳＮ７４Ｏ４（Ｊ）として販さ
れているインバータをあげることができる。ゲート・モ
ジュール５６は、インバータ・モジュール５７″のピン
２からＥＯＣＩＴ２信号を受けるピン１と、ＧＤラッチ
５５″（第２図及び第１４図参照）からＧＤ信号を受け
るピン２と、ＰＲＯＳ５Ｏ（第２図参照）からＰＲＯＳ
ｌ４信号（１６ビット語の１４番目のビット及び論理“
１゛（高レベル又は“゜０゛（低レベル））を受けるピ
ン１３を有する。これら３つの入力がすべて高レベルな
らば、ゲート・モジュール５６のピン１２に低レベル信
号が生じ、この信号はラッチ５８のＰＲ入力（ピン１３
）に供給される。ラッチ５８は例えばテキサス●インス
トルメンツ社からモデルＳＮ７４Ｌ，７ｌ（Ｊ）として
販売されているプリセット及びクリア端子を有するＡＮ
Ｄゲート付きＲ−Ｓマスター・スレーブ・フリップフロ
ップとすることができる。ラッチ５８の不使用論理入力
は高論理レベルに保持されることを理解されたい。後述
のようにラッチ５８のピン１．３（ＰＲ入力）が低レベ
ルとなりピン２（ＣＬＲ入力）が高レベルになると、ラ
ッチ５８はピン８（Ｑ出力）に高レベル信号（これはｎ
＝１４の場合、ＰＣＭｌ，信号である）を供給する。

これによりＰＣＭｌ４信号を・セットするための論理式
（２）の２つの部分の一方が満足され、ＰＲＯＳ５Ｏか
らの１６ビット語の１４番目のビットが高レベルになつ
たときにＰＣＭ５３がセットされる。ポインタ・カウン
タ５２のＰＣＭ５３はまたゲ・一ト５９を有する。

ゲート５９は例えばテキサス●インストルメンツ社から
モデルＳＮ７４Ｓｌ３３（Ｊ）として販売されている１
３入力正ＮＡＮＤゲートにより構成できる。ゲート５９
はＰＣＳ５４（第２図）の最初の７ビットであるＰＣＳ
ｌ，ＰＣＳ２，ノＰＣＳ３，ＰＣＳ４，ＰＣＳ５，ＰＣ
Ｓ６、及びＰＣＳ７信号をそれぞれ受けるピン１乃至７
と、ＰＣＳ５４の８乃至１３ビットであるＰＣＳ８，Ｐ
ＣＳ９，ＰＣＳｌＯ，ＰＣＳｌｌ，ＰＣＳｌ２、及びＰ
ＣＳｌ３信号をそれぞれ受けるピン１０乃至１５とを有
する。これらすべての入力が高レベルであつて次の計数
値においてＰＣＭｌ，の状態が変化されるべきであるこ
とが示されると、ゲート５９はそのピン９に低レベル信
号を発生する。ゲート５９のピン９からの出力信号はイ
ンバータ５７″によつて反転され、ラッチ５８のピン４
と１０に供給される。ラッチ５８はラッチ６１（第５図
参照）のピン．６（Ｏ出力）からの入力としてＰＣＳｌ
４信号を受けるピン５を有する。

ラッチ６１はラッチ５８（第４図参照）と同じ型のラッ
チである。ラッチ５８の不使用論理入力はすべて高論理
レベルに保持される。ラッチ５８のピン１２（ＣＫ入力
）にはクロック信号Ｔ２が供給される。ラッチ５８はイ
ンバータ５７″のピン６からのＲＬＳ＝０・？だ信号を
受けるピン３及び９を有する。

叡て信号はＥＯＣラッチ５５（第８図参照）からゲート
・モジュール５７のピン１０に供給さ糺′．ＲＬＳ＝０
信号はランレングス・カウンタ６２（第６図参照）から
ゲート・モジュール５７のピン１１に供給される。後述
のように、インク滴２３の１つが印刷されるべきときに
は、ＲＬＳ＝０信号及び匠心信号がそれぞれ高レベルに
なる。ゲート・モジュール５７（第４図参照）のピン１
０及び１１への入力がともに高レベルのときには、ラッ
チ５８のピン３及び９のそれぞれへの入力は高レベルで
ある。

したがつて、クロック信号Ｔ２が高レベルの状態から低
レベルになるときには、インバータ５７″のピン１２の
出力は高レベルであり、後述するようにラッチ６１（第
５図参．照）のピン６（′Ｑ出力）からのＰＣＳｌ４信
号は高レベルであり、インバータ・モジュール５７″（
第４図参照）のピン６からのＭ３＝０・双ｒ荷号は高レ
ベルであり、ラッチ５８はそのピン８（Ｑ出力）に高レ
ベルのＰＣＭｌ４信号を発生する。これ！によりｎ＝１
４のときのＰＣＭｎをセットするための論理式（２）の
第２部分が満足する。したがつて、ポインタ●カウンタ
５２のＰＣＭ５３の１４番目のビットは、印刷されるべ
き滴２３が発生された後にＰＣＳ５４によつて計数値が
１つ増加されて所要の−高レベルにセットされるか又は
ＰＲＯＳ５Ｏ（第２図参照）によつて所要の高レベルに
セットされる。ゲート・モジュール５６（第４図参照）
はまたピン１１においてＥＯＣ−Ｔ２信号を受けるとと
もにピン１０においてＧＤラッチ５５″（第１４図参照
）からＧＤ信号を受ける。

さらに、ゲート・モジュール５６（第４図参照）は、Ｐ
ＲＯＳ５Ｏ（第２図参照）から出力される１６ビット語
の１幡目の上位ビットが論理゜“０゛（低レベル）であ
るときに高レベルであるＰＲＯＳｌ４信号をピン９の入
力として受ける。したがつて、ゲート・モジュール５６
（第４図ｊ参照）のピン９，１０及び１１への入力が高
レベルのときにはゲート・モジュール５６のピン８から
低レベル信号が発生し、該信号はラッチ５８のピン２（
ＣＬＲ入力）に供給される。

ＰＲＯＳｌ４信号が高レベルのときにはＰＲＯＳｌ４信
号が低レベルなのでラッチ５８のピン１３（ＰＲ入力）
は高レベルとなる。したがつて、ラッチ５８のピン２（
ＣＬＲ入力）に低レベル信号が印加されると、ラッチ５
８はピン６（′Ｑ出力）から高レベルのＰＣＭｌ４信号
を出力する（この例ではｎ＝１４である）。これにより
ＰＣＭｌ，をリセットするための論理式（３）の２つの
部分の一方が満足したこととなる。この結果、ＰＣＭ５
３はＰＲＯＳ（第２図参照）から出力される１６ビット
語の１４番目のビットを低レベルにする。ラッチ５８（
第４図参照）はラッチ６１（第５図参照）のピン８（Ｑ
出力）からのＰＣＳｌ４信号を受けるピン１１を有する
。

前述のように、ラッチ５８（第４図参照）はインバータ
５ｒからＲＬＳ＝ｏ・匠信号を受けるピン９を有する。
したがつて、クロック信号Ｔ２が高レベルであり、イン
バータ５７″のピン１２からの出力が高レベルであり、
後述のようにラッチ６１（第５図参照）のピン８からの
ＰＣＳｌ，信号が高レベルであり、ＲＬＳ＝０・■Ｃ信
号が高レベルであるときには、ラッチ５８はクロック信
号Ｔ２が低レベルになつた後にピン６（互出力）から高
レベルＰＣＭｌ，信号を発生する。

これによりＰＣＭｎ（ｎ＝１４）をリセットするための
論理式（３）の第２部分が満足される。したがつて、ポ
インタ・カウンタ５２のＰＣＭ５３の１４番目のビット
は印刷されるべき１つの滴２３が発生された後にＰＣＳ
５４によつて計数値が１つ増加されて低レベルとなるか
又はＰＲＯＳ５Ｏによつて低レベルとなる。ＰＣＳ５４
を構成する１帽のラッチの１つであるラッチ６１（第５
図参照）はピン１２（ＣＫ入力）においてクロック信号
Ｔ５を受ける。

ラッチ６１はラッチ５８（第４図参照）のピン８（Ｑ出
力）からのＰＣＭｌ４信号をピン３において受ける。し
たがつて、ＰＣＭｌ４信号が高レベルで且つクロック信
号Ｔ５が高レベルのときには、ラッチ６１（第５図参照
）はクロック信号Ｔ５が低レベルになつた後にピン８（
Ｑ出力）から高レベルのＰＣＳｌ，信号を発生する。こ
れによりＰＣＳｌ４を高レベルにセットするための論理
式（４）が満足したことになる。したがつて、ＰＲＯＳ
５Ｏ（第２図参照）又はＰＣＳ５４からＰＣＭ５３へ信
号が転送されたのと同じ滴時間の間にＰＣＭ５３中の１
４番目のビットに対応する高レベルのＰＣＭ信号がＰＣ
Ｓ５４へ転送され得ることとなる。ＰＣＭｌ４信号が高
レベルのときには、クロック信号Ｔ５が低レベルになつ
た後、ラッチ６１（第５図参照）はピン６（′Ｑ出力）
から高レベルのＰＣＳｌ４信号を発生する。

これは、ラッチ５８（第４図参照）のピン６（Ｏ出力）
からラッチ６１のピン９へＰＣＭｌ４信号が供給される
ためである。これによりＰＣＳｎ（ｎ＝１４）をリセッ
トするための論理式（５）が満足されたことになる。し
たがつてＰＣＭ５３中の１４番目のビットが低レベルの
ときにＰＣＳ５４（第２図参照）の１４番目のビットが
低レベルにセットされる。ｎ＝１６であれば、ゲート・
モジュール５６（第４図参照）のピン３へＰＣＳｌ３信
号を、ゲート．モジュール５６のピン４△ＰＣＳｌ４信
号を、並びにゲート●モジュール５６のピン５へＰＣＳ
ｌ５信号をそれぞれ供給することが必要である。

これらの信号がすべて高レベルであれば、ゲート・モジ
ュール５６はピン６に低レベル信号を出力し、この信号
はインバータ●モジュール５７５のピン３へ供給される
。この結果、インバータ●モジュール５７″のピン４の
信号が高レベルとなり、この信号はゲート５９のピン１
５へ供給される。該ピン１５はｎ＝１４のときにはＰＣ
Ｓｌ３を受けるものである。ｎ＝１５の場合には、ＰＣ
Ｓｌ５信号のためにピン５へは入力は与えられない。

そのかわり、ピン５は各素子のすべての不使用論理入力
と同様に高論理レベルに保持される。ｎが１３より小さ
いときには、ＰＣＭ５３のゲート５９用の１つまたはそ
れ以上の入力端には信号が供給されなくなる。

これらの不使用の論理入力は高論理レベルに保持される
。ＰＣＭ５３は他の１５ビットのそれぞれに対して第４
図に示された回路と同様な別の１陥の回路を有すること
を理解されたい、前述のように、ＰＣＳ５４は１６ビッ
ト語の他の１５ビットのそれぞれに対してラッチ６１と
同様なり個のラッチを有する。

ＦＲＯＳ５ｌ（第２図参照）からの１６ビット語出力は
電圧νジスタ６４へゲート５１Ｇを介して入力される最
初の１０ビットと、これと同じ時間にランレングス・カ
ウンタ６２へゲート５１Ｇを介して入力される最後の６
ビットとを含む。ランレングス・カウンタ６２は互いに
協働するマスター・ランレングス・カウンタ（以下ＲＬ
Ｍと略称）６５とスレーブ・ランレングス・カウンタ（
以下ＲＬＳと略称）６６とを含む。新しい１６ビット語
は印刷されるべき各滴２３が帯電された後、ＦＲＯＳ５
ｌから供給される。ＦＲＯＳ５ｌからの１０ビットを電
圧レジスタ６４へ与えることを制御するためのゲート論
理は次の論理式で示される。

（ｎ：ーニ１，２，３，４，５，６，７，８，９または
１０）ＦＲＯＳ５ｌからの信号をランレングス・カウン
タ６２へ与えることを制御するためのゲート論理は次の
論理式で示される。

（ｎ＝１，２，３，４，５、または６） 論理式（７）からランレングス・カウンタ６２に対する
次のような論理式が導かれる。

（上記論理式（８）乃至（１１）において、ｎ＝１，２
，３，４，５、又は６である）ランレングス●カウンタ
６２の論理回路の一構成例が第６図及び第７図に示され
ている。

第６図にはＲＬＭ６５を構成するためのテキサス●イン
ストルメンツ社の種々の論理素子が示されており、第７
図にはＲＬｓ６６を構成するためのテキサス●インスト
ルメンツ社の１つの論理素子が示されている。第６図及
び第７図に示された素子はｎ＝５に対応した例である。
ＲＬＭ６５及びＲＬＳ６６はＦＲＯＳ（第２図参照）か
らランレングス・カウンタ６２のＲＬＭ６５に供給され
る６ビットの１から６の他のビットのそれぞれに対して
同じ型の素子を具備しなければならないことを理解され
たい。第６図において、ランレングス・カウンタ６２の
ＲＬＭ６５はゲート・モジュール６８を含む。

ゲート●モジュール６８はゲート●モジュール５６と同
じ型の素子とすることが好ましい。ゲート・モジュール
６８（第６図参照）の不使用論理入力は高論理レベルに
保持されることを理解されたい。ゲート・モジュール６
８は、クロック信号Ｔ５を受けるピン９と、ＦＲＯＳ５
ｌ（第２図参照）からＦＲＯＳｌ５信号（１６ビット語
の１幡目のビット）を受けるピン１１と、インバータ・
モジュール６９のピン１２からＭ３＝０信号を受けるピ
ン１０とを有する。

ＦＲＯＳｌ５信号は１幡目のビットが論理゜゜１゛（高
レベル）であるか又は“゜０゛（低レベル）であるかに
応じて論理゜“１゛又ぱ゜０゛になる信号である。イン
バータ・モジュール６９はインバータ・モジュール５７
″（第４図参照）と同じ型の素子である。これらの入力
がすべて高レベルであれば、ゲート・モジュール６８（
第６図参−照）の出力ピン８に低レベル信号が生じ、該
信号はリード７０を介してラツチフ１のピン１３（ＰＲ
入力）へ供給される。ラッチ７１はラッチ５８（第４図
参照）と同じ素子である。ラッチ７１（第６図参照）の
すべての不使用論理入力は高論理レベルに保持されるこ
とを理解されたい。ラッチ７１のピン１３（ＰＲ入力）
が低レベルで且つ後述のようにラッチ７１のピン２（Ｃ
ＬＲ入力）が高レベルのときには、本例ではｎ＝５なの
でラッチ７１がピン８（Ｑ出力）に高レベルのＲＬＭ５
信号を供給する。これによりＲＬＭ５信号をセットする
ための論理式（８）の２つの部分の一方が満足され、Ｆ
ＲＯＳ５ｌ（第２図参照）の出力の１５ａ番目のビット
が高レベルになるときにＲＬＭ５信号が高レベルになる
。ＲＬＳ＝０信号はインバータ●モジュール６９（第６
図参照）のピン１２から発生されるが、該信号はゲート
●モジュール７２からの信号に基いて発生される。

ゲート・モジュール７２は例えばテキサス●インストル
メンツ社からモデルＳＮ７４３Ｏ（Ｊ）として販売され
ている８入力正ＮＡＮＤゲートから構成し得る。

ゲート・モジュール７２の各不使用論理入力は高論理レ
ベルに保持“される。ゲート・モジュール７２は各ビッ
トに１つずつは必要無くＰＬＭ６５に対して１つだけ設
ければよい。ゲート・モジュール７２は旺私肛？， 舊３呼■？，肝＼笈び面？信号をそれぞれ入力として受
けるピン１乃至６を有する。

これらの各入力はＲＬＳ６６（第７図参照）の対応する
ラッチから供給される。第７図に示されているように、
ＲＬＳ６６はラッチ７３を有し、該ラッチ７３はラッチ
５８（第４図参照）と同じ型の素子であり、ピン６（Ｏ
出力）に肝？「号を供給し、その不使用論理入力のすべ
ては高論理レベルに保持される。ゲート・モジュール７
２（第６図参照）のピン１乃至６の各入力が高レベルで
あれば、ゲート●モジュール７２のピン８は低レベルの
ＲＬＳ半０信号を供給する。このピン８はリード７４を
介してインバータ・モジュール６９のピン１３に接続さ
れている。したがつて、インバータ・モジュール６９の
ピン１２のＲＬＳ＝０信号は高レベルとなり、ＲＬＳ６
６の計数値が零となつたことが表示される。これにより
論理式（１２）が満足されたことになる。インバータ・
モジュール６９はそのピン１０にＲＬＭ＝０信号を出力
する。

この信号はゲート・モジュール７５のピン８からモジュ
ール６９のピン１１に与えられるＲＬＭ〜０信号を反転
することにより得られる。ゲート・モジュール７５はゲ
ート・モジュール７２と同じ型の素子であり、各不使用
論理入力は高論理レベルに保持される。ゲート・モジュ
ール７５は各ビットに１つずつ必要．ではなくＲＬＭ６
５に対して１つだけ必要なものである。ゲート・モジュ
ール７５はＲＬＭｌ，ＲＬＭ２，ＲＬＭ３，ＲＬＭ４，
ＲＬＭ５及びＲＬＭ６信号をそれぞれ入力として受ける
ピン１，２，３，４，５及び６１を有する。

これらの入力はラッチ７１及び他の５ビットのそれぞれ
に対応したラッチから供給される。ゲート●モジュール
７５のピン１乃至６の各入力が高レベルであるとき、ゲ
ート・モジュール７５はピン８に低レベルのＲＬＭ半０
信号を出力する。これにより論理式（１３）が満足され
たことになる。ゲート●モジュール７２のピン８のＲ爲
半０信号はＲＬＩＶｉｎをセットするための論理式（８
）の第２部分の一部をなす。

Ｒμｓ〜０信号はラッチ７１のピン４に供給される。ラ
ッチ７１はＲＬＳ６６のラッチ７３（第７図参照）から
■瓦宿号を受けるピン５を有する。ラッチ７１（第６図
参照）はゲート・モジュール７６のピン６の反転出力を
受けるピン３を有する。

ゲート・モジュール７６は例えばテキサス・インストル
メンツ社からモデルＳＮ７４２Ｏ（Ｊ）として販売され
ている二重４入力正ＮＡＮＤゲートにより構成できる。
ゲート●モジュール７６の不使用論理入力はすべて高論
理レベルに保持される。ゲート・モジュール７６は、ラ
ッチ７３（第７図参照）に対応するＲ迅６６中のラッチ
からの舊３Ｌｋ［？，丙≦及びＫＤ？信号を受ける入力
ピン１，２，４及び５を有する。これらの信号がすべて
高レベルのときには、ゲート●モジュール７６（第６図
参照）のピン６の出力は低レベルになる。ゲート・モジ
ュール７６のピン６はインバータ●モジュール６９のピ
ン１に接続されているので、ゲート・モジュール７６の
ピン６が低レベルのときにはインバータ●モジュール６
９のピン２は高レベルになる。虹？，此？，■？、及び
■≦摘号のそれぞれが高レベルのためラッチ７１のピン
３の入力が高レベルであり、ゲート●モジュール７２の
ピン８から出力されるＲＬＳ半０信号が高レベルであり
、且つＲＬＳ５信号が高レベルであるときには、クロッ
ク信号Ｔ５が高レベルの状態から低レベルになるときに
ラッチ７１のピン８（Ｑ出力）の，ＲＬＭ５信号は高レ
ベルになる。

これによりＲＬＭｎ（ｎ＝５）をセットするための論理
式（８）の第２部分が満足される。したがつて、ＲＬｒ
！４６５の５番目のビットは１つの滴２３が発生された
後持３６６によつて計数値が１つ減少されて高レベルに
なるか又はＦＲＯＳ５ｌ（第２図参照）からＲＬＭ６５
に与えられる１幡目のビットによつて高レベルになる。
ＦＲＯＳ５ｌからの信号の１５番目のビット（ＲＬＭ６
５への５番目の−ビット）が低レベルであるとき、ＲＬ
Ｍ５をリセットするための論理式（９）の第１部分が使
用される。

すなわち、ラッチ７１（第６図参照）はピン６（′Ｑ出
力）に高レベルのＲＬＭ５信号を発生する。これは、ラ
ッチ７１がピン１３（ＰＲ入力）に低レベル信号を受け
るとき、ゲート●モジュール６８のピン１２からラッチ
７１のピン２（ＣＬＲ入力）に低レベル信号を供給する
ことによつて達成される。ゲート・モジュール６８のピ
ン１３に入力されるクロック信号Ｔ５が高レベルで、そ
のピン１に入力されるＲＬＳ＝０信号が高レベルで、且
つＦＲＯＳ５ｌ（第２図参照）からピン２に入力される
ＦＲＯＳｌ５信号が高レベルであるときにのみ、ゲート
●モジュール６８のピン１２の出力は低レベルである。

ＦＲＯＳ５ｌからの１幡目のビットが論１理“０゛であ
るときにのみＦＲＯＳｌ，信号が高レベルになることが
できる。したがつて、クロック信号Ｔ５が高レベルにな
るとき、ラッチ７１（第６図参照）のピン２（ＣＬＲ入
力）に低レベル信号が送られ、そのピン６（′Ｑ出力）
に高レベル信号５が発生する。これによりＲＬＭ５信号
をリセットするための論理式（９）の２つの部分の一方
が満足したことになり、ＲＬＭ６５はこれに記憶されて
いる６ビットのうち５番目のビットが低レベルにセット
される。Ｏ ラッチ７１のピン９，１０及び１１の入力
が高レベルで且つクロック信号Ｔ５が高レベルの状態か
ら低レベルになつたとき、ラッチ７１はまたピン６（′
Ｑ出力）にＲＬＭ５信号を発生する。

ＫＫ．Ｋ？，■３呼肝≦友びＫＫ．Ｋ凭信号がそれぞれ
高レベルのとき、ラッチ１１はそのピン１１に高レベル
信号を受ける。ＲＬＳ半０信号はゲート●モジュール７
２のピン８からラッチ７１（第６図参照）のピン１０に
供給される。

この信号は少くともゲート・モジュール７２の入力の１
つが低レベルのときには常に高レベルである。したがつ
て、ＲＬＭｎ信号（ｎ＝５）をリセットするための論理
式（９）の第２部分が満たされたことになる。

これにより、ランレングス・カウンタ６２のＲＬＭ６５
の５番目のビットは特定の時間においてＲＬＳ６６によ
り計数値が１つ減少されることにより低レベルになるか
又はＦＲＯＳ５ｌ（第２図参照）からの１幡目のビット
によつて低レベルにセットされることが可能となる。Ｒ
爲６６のラッチの１つであるラッチ７３（第７図参照）
はピン１２（ＣＫ入力）にクロック信号Ｔ１番受ける。

ラッチ７３はラッチ７１（第６図参照）のピン８からピ
ン４（第７図参照）にＲＬＭ５信号を受ける。ＳＹＮＣ
信号は同期ラッチ７７（第９図参照））からラッチ７３
のピン３に供給される。後述のように、同期ラッチ７７
は、格子カウンタ７８（第２図参照）の計数値がドット
・カウンタ７９の計数値に等しく且つクロック信号Ｔ７
が高レベルになつたときに高レベルのＳＹＮＣ信号を発
生する。

ドット・カウンタ７９の内容は各滴２３の直接の計数値
である。格子カウンタ７８は同様に各滴２３を０から３
１まで計数し、かかる計数動作は計数値が３１になつた
時点からＧＤラッチ５５５から高レベルのＧＤパルスが
供給されるまで抑止される。格子カウンタ７８及びドッ
ト・カウンタ７９は文字印刷を開始するための初期ＧＤ
パルスが発生されたときに０から滴速度で計数値（２進
数）を増加させる。同期ラッチ７７（第９図参照）から
出力される９贅Ｃ信号が高レベルのときには、ラッチ７
３（第７図参照）はクロック信号Ｔ１が高レベルの状態
から低レベルになり且つＲＬＭ：，信号が高レベルのと
きにピン８（Ｑ出力）から高レベルのＲＬＳ５ｌ信号を
発生する。

これにより論理式（代）が満足されたことになる。ラッ
チ７３はまたはピン９においてＳＹＮＣ信号を受ける。

ラッチ７１（第６図参照）のピン６（″Ｑ出力）から発
生されたＲＬｒｌ！４５信号はラッチ７３（第７図参照
）のピン１０に供給される。したがつて、ラッチ７３の
ピン１２に入力されるクロック信号Ｔ１が高レベルの状
態から低レベルになり且つＳＹＮＣ信号とＲＬＭ，信号
が高レベルのときには、ラッチ７３はピン６（Ｑ出力）
に高レベルの虹瓦「号を発生する。これにより論理式（
１１）が満足されたことになる。

クロック信号Ｔ１が発生するときに同期ラッチ７７７（
第９図参照）から出力されるＳＹＮＣ信号が高レベルで
ある限り、ランレングス●カウンタ６２のＲＬＭ６５（
第２図参照）は同じ滴時間のクロック信号Ｔ５が発生す
る毎に２進計数値を１ずつ減少させる。

これはＲＬＭ６５（第２図参照）内の計数値をＲＬＳ６
６へ転送するのに必要であり、これにより２つの論理式
００および（１１）の１つが満足される。ＲＬＳ６６の
６個のラッチのうち少くとも１つ（ラッチ７３（第７図
参照）は１つのラッチである）は計数値がＲＬＳ６６に
転送される毎に変化し、ＲＬＭ６５の計数値を減少させ
るのに使用される。格子カウンタ７８（第２図参照）及
びドット・カウンタ７９の計数値が等しくなくなり且つ
ランレングス●カウンタ６２のＲＬＭ６５内の計数値が
３より大きくなるまで同期ラッチ７７（第９図参照）か
ら出力されるＳＹＮＣ信号は高レベルを維持する。

したがつて、同期ラッチ７７（第９図参照）に対する論
理式は次のように示される。（同期をセット（ＳＹＮＣ
が高レベル））＝（同期をリセット（ＳＹＮＣが高レベ
ル））＝ １−ーー −
＼Ａ
υノクロツク信号Ｔ７が高レベルであり且つ格子カウン
タ７８（第２図参照）から出力されるＧＣＭ信号がドッ
ト・カウンタ７９から出力されるＤＣＭ信号に等しいと
き、ＳＹＮＣ信号は高レベルになる。したがつて、同期
ラッチ７７（第９図参照）にゲート●モジュール７９Ａ
のピン２にはＧＣＭ＝ＤＣＭ信号が供給され、ピン１に
はクロック信号Ｔ７が供給される。ゲート・モジュール
７９Ａの不使用論理入力は高レベルに保持される。ゲー
ト●モジュール７９Ａの一つの適当な例としては、テキ
サス●インストルメンツ社からモデルＳＮ７４ＯＯ（Ｊ
）として販売されている四重２入力Ｎ，ＡＮＤゲートを
あげることができる。ゲート・モジュール７９Ａのピン
１及び２へ供給される信号が高レベルであるとき、該モ
ジュール７９Ａのピン３に低レベル信号が発生し、該信
号はゲート・モジュール７９Ｂのピン１３に供給される
。

ゲート・モジュール７９Ｂの不使用論理入力は高論理レ
ベルに保持される。適当なゲート・モジュール７９Ｂの
例としてはテキサス・インストルメンツ社からモデルＳ
Ｎ７４ｌ．５５（Ｊ）として販売されている二重４入力
ＡＮＤ−０Ｒ反転ゲートをあげることができる。ゲート
・モジュール７９Ｂはピン８にＳＹＮＣ信号を出力する
。

ＳＹＮＣ信号はインバータ・モジュール７９Ｃのピン３
に供給される。モジュール７９Ｃは？Ｎで信号を反転し
ピン４にＳＹＮＣ信号を発生する。インバータ●モジュ
ール７９Ｃはインバータ・モジュール５７″（第４図参
照）と同じ型の素子である。ゲート・モジュール７９Ｂ
（第９図参照）はインバータ●モジュール７９Ｃのピン
４からＳＹＮＣ信号を受けるピン１２を有する。

クロック信号Ｔ７とＧＣＭ＝ＤＣＭ信号がともに高レベ
ルのときには、ゲート・モジュール７９Ｂはピン１３に
低レベル入力を受け、この結果、ゲート●モジュール７
９Ｂのピン８から高レベルのＳＹＮＣ信号が発生し、イ
ンバータ●モジュール７９Ｃはピン４に低レベルのＳＹ
ＮＣ信号を出力する。クロック信号Ｔ７とＧＣＭ＝ＤＣ
Ｍ信号が高レベルのときにはＳＹＮＣ信号が高レベルと
なり、これにより、論理式（１６）が満足される。ゲー
ト・モジュール７９Ｂのピン１にはクロック信号ＴＯが
供給され、ピン２にはＲＬＭ〉３信号が供給され、ピン
３にはＧＣＭ＝ＤＣＭ信号が供給される。

クロック信号ＴＯが高レベル、ＲＬＭ〉３信号が高レベ
ル、及びＧＣＭ＝ＤＣＭ信号が高レベルの条件が満たさ
れるまでＳＹＮＣ信号が高レベルに保持され、かかる条
件が満たされたときＳＹＮＣ信号が低レベルとなり、Ｓ
ＹＮＣ信号が高レベルになる。ランレングス●カウンタ
６２のＲＬＭ６５（第６図参照）内の２進計数値が３よ
り大きいときにのみＲＬＭ〉３信号が高レベルになる。

ＲＬＭ〉３信号はＲＬＭ６５のゲート●モジュール７６
のピン８から発生される。ランレングス・カウンタ６２
のＲＬＭ６５内の計数値が３より大きい場合には、ＲＬ
Ｍｌ！信号より大きなビットが存在すると３より大きい
計数値が生じる（例えば、ＲＬＭ３信号だけで４という
計数値が発生される）。ゲート・モジュール７６のピン
１３にはＲＬＭ３信号が供給され、ピン１２にはＲＬＭ
４信号が供給され、ピン１０にはＲＬＭ，信号が供給さ
れ、ピン９にはＲＬＭ６信号が供給される。これら信号
のいずれもが低レベルであることによりランレングス●
カウンタ６２のＲＬＭ６５の計数値が３より大きいこと
が示された場合、ゲート・モジュール７６のピン８のＲ
ＬＭ〉３信号は高レベルである。ＧＣＭ＝ＤＣＭ信号が
ドット・カウンタ７９のゲート８０（第１０図参照）の
ピン９からドット・カウンタ７９のインバータ・モジュ
ール８１のピン５へ供給される。

ゲート８０はポインタ・カウンタ５２のためのＰＣＭ５
３のゲート５９（第４図参照）と同じ型の素子であり、
すべての不使用論理入力は高論理レベルに保持される。
インバータ・モジュール８１（第１０図参照）はポイン
タ●カウンタ５２のＰＣＭ５３のインバータ・モジュー
ル５７″（第４図参照）と同じ型の素子である。ＧＣＭ
＝ＤＣＭ信号はインバータ・モジュール８１のピン６（
第１０図参照）に供給される。したがつて、ドット・カ
ウンタ７９のゲート８０（第１０図参照）のピン９から
出力されるＧＣＭ＝ＤＣＭ信号が高レベルとなり且つこ
のときゲート・モジュール７６（第６図参照）のピン８
から出力されるＲＬＭ〉３信号が高レベルとなる・まで
、ランレングス・カウンタ６２のＲＬＭ６５（第２図参
照）の計数値は同期ラッチ７７（第９図）からのＳＹＮ
Ｃ信号によつて減少される。そして、ＳＹＮＣ信号が低
レベルとなるとＧＣＭ＝ＤＣＭ信号が再び高レベルにな
るまでランレングス・カウンタ６２（第２図参照）の計
数動作が禁止される。ドット・カウンタ７９が計数を行
わない間に格子カウンタ７８の計数値が増加することに
より格子カウンタ７８の計数値とドット・カウンタ７９
の計数値が再び等しくなつたときにのみＣＣＭｋ＝ＤＣ
Ｍ信号が再び発生される。ＳＹＮＣ信号が高レベルの状
態のときに、ゲート・モジュール７９Ｂ（第９図参照）
のピン１，２及び３にそれぞれ印加されているクロック
信号ＴＯ、ＲＬＭ〉３信号、及びＧＣＭ＝ＤＣＭ信号が
高レベルとなれば、ゲート●モジュール７９Ｂのピン８
から出力されるＳＹＮＣ信号が低レベルとなり、インバ
ータ・モジュール７９Ｃのピン４から出力されるＳＹＮ
Ｃ信号は高レベルになる。

これにより論理式（１５）が満足されたことになる。Ｓ
ＹＮＣ信号が高レベルのときには、ゲート●モジュール
７９Ｂのピン１２及び１３への入力は高レベルであり、
クロック信号ＴＯｂく低レベルになつたとしてもＳＹＮ
Ｃ信号は低論理レベルに保持される。ＳＹＮＣ信号はＧ
ＣＭ＝ＤＣＭ信号が再び高レベルになり且つクロック信
号Ｔ７が高レベルになるまで低レベルに保持される。Ｇ
ＣＭ＝ＤＣＭ信号及びクロック信号Ｔ７が高レベルとい
う条件が満たされたとき、ＳＹＮＣ信号は高レベルにな
り且つＳＹＮＣ信号は低レベルとなつて、ランレングス
●カウンタ６２（第２図参照）の計数動作が再び行われ
る。例えば、キャリヤ１２（第１図参照）の１Ｃ！Ｒの
直線移動に対して３０２３，６２２の滴時間（１インチ
の直線移動に対して７６８０の滴時間）を少くとも利用
できるものとする。

格子１５が格子の１Ｃ！ＦＬ当り９４，４羽個（格子の
１インチ当り２４嘲）の格子パルスを発生すれば、格子
パルス間に最低３２（７６８０／２４０）の滴時間が存
在することになる。格子パルス間に３２個の滴２３が発
生することを保証するために少くともこの最小数の滴２
３が格子パルス間に発生されるようにキャリヤ１２の速
度が制御されなければならない。そして、文字の印刷の
間、追加の滴時間が累算される。これらは、近くの滴２
３の配置に影響を与えることなく顕著な水平位置エラー
を生じさせないように配置されなければならない。格子
カウンタ７８（第２図参照）は、０から３１（３１個の
滴２３）まで計数する低マスター格子カウンタ（以下、
ＧＣＭＬと略称）８２と、ＧＣＭＬ８２が３１から０（
３２個の滴２３）にリセットされる毎に１つずつ計数す
る高マスター格子カウンタ（以下、ＧＣＭＨと略称）８
３を含む。

格子カウンタ７８は、また、ＧＣＭＬ８２と同じ数を計
数する低スレーブ格子カウンタ（以下、ＧＣＳＬと略称
）８４と、ＧＣＭＨ８３と同じ数を計数する高スレーブ
格子カウンタ（以下、ＧＣＳＨと略称）８５とを含む。
ドット●カウンタ７９は、マスター●ドット●カウンタ
（ＤＣＭ）８６とスレーブ●ドット●カウンタ（ＤＣＳ
）８７とを含む。

前述のように、ドット・カウンタ７９はＳＹＮＣラッチ
７７が高レベルになつたときを除いて各滴２３を計数す
る。次に格子カウンタ１８のＧＣＭＬ８２及びＧＣＳＬ
８４のための論理式を示す。（次式において、ＧＣＳＬ
８４が５ビットのみを含むとき、ｎ＝１，２，３，４又
は５である。）（ＧＣＭＬｎをセット）＝Ｔ１・ （Ｇ
ＣＳＬｌ・ＧＣＳＬ２●・・・ＣＣＳＬｎ−１）・ＧＣ
ＳＬｎ（１７）（ＧＣＭＬｎをリセット（ＧＣＭＬｒ．
が論理“゜ｒ１にセットされる））＝ＧＤ−Ｔ２＋Ｔ１
・ （ＣＣＳＬｌ●ＧＣＳＬ２Ｉ＝ ●ＧＣＳＬｎ−
１）●ＧＣＳＬｎ●（ＧＣＳＬ半３１）＋ＥＯＣ−Ｔ２
（１８）（ＧＣＳＬｎをセット）＝Ｔ５●ＧＣＭＬｎ（
１９）（ＧＣＳＬｎをリセット（ＧＣＳＬｎが論理“１
゛５にセットされる））＝Ｔ５・ＧＣＭＬｎ（２０）Ｃ
ＣＳＬ＝３１＝ＣＣＳＬｌ●ＧＣＳＬ２●０ＳＬ３●０
ＳＬ４●ＧＣＳＬ５（２１）ｎ＝５の場合には論理式（
１８）の第２部分は適用されないことを理解されたい。

すなわち論理式（１８）の第１及び第３部分のみが必要
なのである。次に格子カウンタ７８のＧＣＭＨ８３及び
ＧＣＳＨ８５のための論理式を示す。

（次式において、ＧＣＭＨ８３及びＧＣＭＨ８５がそれ
ぞれ５ビットのみを有するときには、ｎ＝６，７，８，
９又は１０である。）（ＧＣＭＨｎをセット）＝（Ｔ１
●ＧＤ● （ＧＣＳＬ＝３１）） （ＧＣＳＨ６．Ｇ
ＣＳＨ７● ・・ＧＣＳＨｎ−１）ＧＣＳＨｎ（２２
）（ＧＣＭＨｎをリセット（ＧＣＭＨｎが論理゜゜１゛
にセット））＝Ｔ２●ＥＯＣ＋（Ｔ１・ＧＤ● （ＧＣ
ＳＬ＝３１）） （ＧＣＳＨ６・ＧＣＳＨ７・ ・・
ＧＣＳＨｎ−１）ＧＣＳＨｎ（２３）（ＧＣＳＨｎをセ
ット）＝Ｔ５・ＧＣＭＨｎ（２４）（ＧＣＳＨｎをリセ
ット）（ＧＣＳＨｎが論理６６ｒ５にセット））＝Ｔ５
・ＧＣＭＨｎ（２５）格子カウンタ７８を構成する回路
の一例が第１１図乃至第１３図に示されている。

第１１図にはＧＣＭＬ８２及びＧＣ，ＭＨ８３を構成す
るテキサス●インストルメンツ社の種々の論理素子が示
されており、第１２図にはＧＣＳＬ８４を構成するテキ
サス●インストルメンツ社の１つの論理素子が示されて
おり、第１３図にはＧＣＳＨ８５を構成するテキサス●
インストルメンツ社の１つの論理素子が示されている。
第１１図に示されたＧＣＭＬ８２を構成するための素子
はｎ＝４の場合の例であり、ＧＣＭＨ８３を構成するた
めの素子はｎ＝１０ｊの場合の例である。第１２図に示
されたＧＣＳＬ８４を構成するための素子はｎ＝４の場
合の例であり、第１３図に示されたＧＣＳＨ８５を構成
するための素子はｎ＝１０の場合の例である。ＧＣＭＬ
８２及びＧＣＭＨ８３はそれぞれ第１、第２、第３及Ｊ
び第５ビットのそれぞれに対して同じ型の素子を具備す
る必要があり、ＧＣＳＬ８４及びＧＣＳＨ８５はそれぞ
れ６番目乃至９番目のビットのそれぞれに対し同じ型の
素子を具備しなければならないことを理解されたい。第
１１図において、格子カウンタ７８はゲート●モジュー
ル９０を含む。

ゲート●モジュール９０はゲート・モジュール７６と同
じ型の素子であり、不使用論理入力は高論理レベル（論
理６６Ｆつに保持される。ゲート●モジュール９０（第
１１図参照）のピン１３にはＧＣＳＬｌ信号が供給され
、ピン１２にはＧＣＳＬ２信号が供給され、ピン１０に
はＧＣＳＬ３信号が供給される。これらの各信号はＧＣ
ＳＬ８４（第２図及び第１２図参照）から供給される。
これら３つの入力信号がすべて高レベルのときには、ゲ
ート・モジュール９０（第１１図参照）がピン８に低レ
ベル信号を発生し、この信号はインバータ・モジュール
９１のピン１３に供給される。

インバータ・モジュール９１はインバータ・モジュール
５７″（第４図参照）と同じ型の素子てある。インバー
タ・モジュール９１（第１１図参照）はピン１３への低
レベル入力を反転してピン１２から高レベル出力を発生
する。

インバータ・モジュール９１のピン１２の出力はラッチ
９２のピン３及び１０に供給される。ラッチ９２はラッ
チ５８（第４図参照）と同じ型の素子であり、すべての
不使用論理入力は高レベルに保持される。ラッチ９２（
第１１図参照）のピン５にはＧＣＳＬ８４のラッチ９３
（第１２図参照）のピン６（互出力）からＧＣＳＬ４信
号が供給される。

ＧＣＭＬ８２（第１１図参照）中の４番目のビットがク
ロック信号Ｔ５が発生するときに論理“゜０゛（ラッチ
９２のピン６ＧＣＭＬ４が高レベル）であると、ＧＣＳ
Ｌ４信号は高レベルになる。ラッチ９３（第１２図参照
）のピン１２にはクロック信号Ｔ５が供給され、ピン１
１にはラッチ９２（第１１図参照）のピン６（′Ｑ出力
）からＧＣＭＬｉ信号が供給される。

クロック信号Ｔ５が高レベル状態から低レベルになつた
ときにＧＣＭＬ，４信号が高レベルであると、ラッチ９
３（第２図参照）はピン（′Ｑ出力）に高レベルのＧＣ
ＳＬ４信号を出力する。ラッチ９２（第１１図参照）の
ピン３の入力及びＣＣＳＬ４信号が高レベルでラッチ９
２のピン１２（ＣＫ入力）のクロック信号Ｔ１が高レベ
ルの状態から低レベルになるとき、ラッチ９２のピン８
（Ｑ入力）には高レベルのＧＣＭＬ４信号が入力される
。

これによりＧＣＭＬ８２中の２進計数値が１つだけ大き
くなる。これにより論理式（１７）が満足される。ラッ
チ９２はＧＣＳＬ８４のラッチ９３（第１２図参照）の
ピン８（Ｑ出力）からＧＣＳＬｌ信号を受ける。

ラッチ９２（第１１図参照）のピン８（Ｑ出力）からラ
ッチ９３のピン３に供給されるＧＣＭＬ４信号が高レベ
ルでラッチ９３のピン１２（ＣＫ入力）のクロック信号
Ｔ５が高レベル状態から低レベルになつたとき、ＧＣＳ
Ｌ，信号が高レベルになる。ラッチ９２（第１１図参照
）のピン９はＧＣＳＬ半３１信号を受ける。

この信号は、ＧＣＳＬ８４（第２図参照）の計数値が３
１であるときを除いて高レ）ベルである。したがつて、
クロック信号Ｔ１が高レベルから低レベルになり、ＧＣ
Ｓｌ４ｉ信号が高レベル、ラッチ９２（第１１図参照）
のピン１０の信号が高レベル、ならびにＧＣＳＬ半３１
信号が高レベルであるときには、ラッチ９２はピン６（
Ｏ出５力）から高レベルのＧＣＭＬｌ信号を出力する。
これは、ＧＣＭＬ８２（第２図参照）内の４番目のビッ
ト位置が論理゜゜０゛であることを意味する。これによ
り論理式（１８）の第２部分が満足されたことになる。
０ＧＣＳＬへ３１信号はゲート・モジュール９４（第１
１図参照）から供給される。

ゲート・モジュール９４はゲート・モジュール７２と同
じ型の素子であり、すべての不使用論理入力は高レベル
に保持される。ゲート・モジュール９４（第１１図参照
）のピン１乃至５はそれぞれＧＣＳＬｌ，ＧＣＳＬ２，
ＧＣＳＬ３，ＧＣＳＬｉ及び０Ｓ！信号を受ける。ゲー
ト９４は５つの入力のすべてが高レベルである場合を除
いてピン８に高レベル信号を出力する。５つの入力がす
べて高レベルとなるのは、ＧＣＳＬ８４（第２図及び第
１２図参照）が３１回（すなわち、０から３１まで）計
数することによりＧＣＳＬ８４中の５つのビットすべて
が高レベルとなるときである。

ＧＣＳＬ８４のビットの例としてはラッチ９３（第１２
図参照）のピン８の高レベルＣＣＳＬ４信号をあげるこ
とができる。ラッチ９２（第１１図参照）はそのピン１
３（ＰＲ入力）に常に高レベル信号を受けているのでピ
ン２において低レベル入力を受けたときにピン６（′Ｑ
出力）から出力される。

ＧＣＭＬｉ信号を高レベルにする。ラッチ９２のピン２
（ＣＬＲ入力）はゲート●モジュール９５のピン６に接
続されていネ。ゲート・モジュール９５はゲート・モジ
ュール７９Ａ（第９図参照）と同じ型の素子である。Ｇ
ＣＭＬ８２の５ビットに対するすべてのラッチ（ラッチ
９２はｎ＝４のためのものである）に対して１つのゲー
ト・モジュール９５のみを設ければよい。ゲート・モジ
ュール９５はピン５に入力されるクロック信号Ｔ２とピ
ン４に入力される信号がともに高レベルのときにピン６
に低レベル信号を出力する。ゲート●モジュール９５の
入力ピン４はゲート●モジュール９５の出力ピン３に接
続されている。

ゲート・モジュール９５はピン１及び２の入力がともに
高レベルでないときにピン３に高レベ．ル出力を発生す
る。ゲート●モジュール９５のピン１はＥＯＣラッチ５
５（第２図及び第８図参照）から■て信号を受ける。

Ｃｂ信号はＧＤツチ５５″（第２図及び第１４図参照）
からゲート・モジュール９５の．゛ピン２に供給される
。ＧＤラッチ５５″は次の２つの論理式を満足させるよ
うに設計される。（ＧＤをセット）＝ＧＰ−Ｔ７・ｄ工
（２６）（ＧＤをリセット）＝Ｔ５・ＧＰＬ（２
７）第１４図に示されているように、ＧＤラッチ５５″
はゲート・モジュール９６，９７及び９８並びにインバ
ータ●モジュール９９を含む。

ゲート・モジュール９６及び９７はそれぞれ同期ラッチ
７７のゲート・モジュール７９Ｂと同じ型の素子であり
、不使用論理入力は高レベルに保持される。ゲート・モ
ジュール９８（第１４図参照）は同期ラッチ７７のゲー
ト・モジュール１９Ａと同じ型の素子であり、その不使
用論理入力は高レベルに保持される。インバータ●モジ
ュール９９（第１４図参照）はインバータ・モジュール
５７″（第４図参照）と同じ型の素子である。ゲート・
モジュール９６（第１４図参照）は格子１５（第１図参
照）からＧＰ信号を受ける入力・ピン２を有する。ＧＰ
信号は格子１５の線の１つが格子１５の回路によつて検
出される毎に高レベルになる。ゲート・モジュール９６
（第１４図参照）はゲート・モジュール９７のピン８か
らＧ工信号を受けるピン３を有する。

ＧＰ信号が高レベルになると、ＧＴ信号力塙レベルにな
る。ゲート・モジュール９６（第１４図参照）はクロッ
ク信号Ｔ７を受けるピン１を有する。

ＧＰ信号及びｄ丁信号力塙レベルとなつた後クロック信
号Ｔ７が高レベルになると、ゲート●モジュール９６は
ピン８から低レベルの？信号を出力する。このピン８は
インバータ●モジュール９９のピン１３に接続されてい
る。インバータ●モジュール９９はピン１３において低
レベルのｊ号を受けこれを反転させてピン１２に高レベ
ルのＧＤ信号を出力する。

これにより論理式（２６）が満足されたことになる。イ
ンバータ●モジュール９９のピン１２のＧＤ信号はゲー
ト・モジュール９６のピン１１及びゲート・モジュール
９７のピン２に供給される。ゲート●モジュール９６の
ピン１３の入力が高レベルである限り、インバータ・モ
ジュール９９のピン１２から出力されるＧＤ信号はクロ
ック信号Ｔ７が低レベルとなつた後でさえも高レベルに
保持される。ゲート・モジュール９６のピン１３はゲー
ト・モジュール９８の出力ピン８に接続されている。

ゲート●モジュール９８のピン９にはクロック信号Ｔ５
が供給され、ピン２にはインバータ・モジュール９９の
ピン２からＧＰＬ信号が供給される。ＧＤ信号が高レベ
ルになつたとき、インバータ・モジュール９９のピン２
から出力されるＧＰＬ信号は低レベルである。このとき
クロック信号Ｔ５もまた低レベルなので、ゲート・モジ
ュール９６のピン１３の入力は高レベルであり、したが
つて、インバータ●モジュール９９のピン１２から出力
されるＧＤ信号はクロック信号Ｔ７が低レベルになつた
後高レベルに保持される。ＧＤ信号が高レベルの場合、
ゲート●モジュール９７のピン３に供給されるクロック
信号Ｔ１が次に高レベルになると、ゲート・モジュール
９７のピン８に低レベルのｄ疋信号が発生される。

ゲート●モジュール９７のピン８はインバータ●モジュ
ール９９のピン１に接続されているため、インバータ●
モジュール９９のピン２に高レベルのＧＰＬ信号が発生
する。前述のように、ゲート・モジュール９７のピン８
もまたゲート・モジュール９６のピン３に接続されてい
る。ＧＤ信号が高レベルになつた後、クロック信号Ｔ１
が高レベルになつたことによりＧＰＬ信号が高レベルに
なると、ゲート●モジュール９８はピン９に入力される
次のクロック信号Ｔ５によつてピン８に低レベル信号を
発生する。

この結果、ゲート●モジュール９６のピン３への入力が
低レベルとなつて、ゲート・モジュール９６はピン８に
高レベルのＣσ信号を発生する。したがつて、インバー
タ●モジュール９９のピン１２のＣＤ信号が低レベルに
なる。これにより論理式（２７）が満足されたことにな
る。ＧＰＬ信号はゲート●モジュール９７のピン１０に
供給される。

ゲート・モジュール９７のピン１１はゲート・モジュー
ル９８のピン３に接続されている。したがつて、ＧＰＬ
信号が高レベルのときにゲート●モジュール９７のピン
１１への入力が高レベルであれば、クロック信号Ｔ１が
低レベルになつた後ＧＰＬ信号は高レベルに保持される
。ゲート・モジュール９８のピン３からは該モジュール
９８のピン１及び２双方の入力が高レベルであるときを
除いて高レベルである。ゲート・モジュール９８のピン
１にはインバータ・モジュール９９のピン８からα信号
を受ける。インバータ●モジュール９９のピン９にはＧ
Ｐ信号が供給される。ゲート・モジュール９８はピン２
においてクロック信号Ｔ７を受ける。したがつて、格子
１５（第１図参照）が高レベルのＧＰ信号を発生する限
り、ゲート・モジュール９８（第１４図参照）のピン１
のび信号が低レベルに保持され、ピン３が高レベルに保
持される。

よつて、格子１５（第１図参照）が高レベルＧＰ信号を
発生している限りＧＰ月言号は高レベルに保持される。
格子１５から出力されるＧＰ信号は少くとも３滴時間の
間高レベルに保持されることを理解されたい。

前述のように、２つの近接したＧＰ信号の開始点の間に
は少くとも３２個の滴時間が存在する。ＧＰ信号が低レ
ベルになると、ゲート・モジュール９８（第１４図参照
）のピン１に入力されるひ信号力塙レベルになる。

次にクロック信号Ｔ７が高レベルになると、ゲート・モ
ジュール９８のピン１及び２の双方の入力が高レベルと
なり、ゲート●モジュール９７のピン１１に低レベル信
号が発生する。これによりｄ工信号力塙レベルとなり、
ＧＰＬ信号が低レベルとなる。ＧＰＬ信号はＧＰ信号が
高レベルの間高レベルに保持され、次のクロック信号Ｔ
７が高レベルになると低レベルになる。そして、次にＧ
Ｐ信号が高レベルになるとＧ工信号は高レベルになる。
したがつて、ＧＤ信号が高レベルであつて１つの格子パ
ルスが格子１５（第１図参照）によつて発生されたこと
が示され且つクロック信号が高レベルになつたとき、論
理式（１８）の第１部分が満足される。

このとき、ラッチ９２（第１１図参照）及びＧＣＭＬ８
２の他の４ビットのそれぞれに対応したラッチは０にセ
ットされ再び計数を開始する。論理式（１８）の第１部
分はＧＣＭＬ８２中で再び計数が開始されたときに対応
するものであ゛る。前述のように、ゲート・モジュール
９５（第１１図参照）のピン１はＥＯＣラッチ５５（第
２図及び第８図参照）から匠？信号を受ける。

後述のように、冗信号は文字の印刷が完了したと・きに
低レベルになる。クロック信号Ｔ肋く高レベルになつた
ときＧＣＭＬ８２中のすべてのラッチは低レベルの■で
信号によつて０にセットされる。これにより論理式（１
８）の第３部分が満たされたことになる。ノ 前述のよ
うに、ｎ＝５のときには論理式（１８）の第１及び第３
部分のみが必要とされる。

これは、格子カウンタ７８（第２図参照）のＧＣＭＬ８
２が重複なく計数するからである。すなわち、カウンタ
７８はＯから３１まで計数し、高レベルのＥＯＣ信号又
は高レベルのＧＤ信号が発生することにより０にセット
されるまで計数動作を停止するからである。計数値が３
１に達するためにはＧＣＭＩ−，信号が高レベルである
ことのみが必要なので、ｎ＝５の場合には論理式（１８
）の第２部分は必要でない。したがつて、ラッチ９２（
第１１図参照）のピン９，１０及び１１は使用されず。
高レベルに保持される。ＧＣＭＬ４信号が高レベルであ
つてクロック信号Ｔ５が高レベル状態から低レベルにな
ると、ＧＣＳＬ８４のラッチ９３（第１２図参照）のピ
ン８（Ｑ出力）のＧＣＳＬ，信号が高レベルになる。

これは、ラッチ９３のピン３にＣＣＭＬ４信号を、ラッ
チ９３のピン１２（ＣＫ入力）にクロック信号Ｔ５をそ
れぞれ供給することによつて行われる。ＧＣＭＬｌ信号
が高レベルでなくＧＣＭＬ４信号が高レベルならば、ラ
ッチ９３のピン６（′Ｑ出力）のＧＣＳＬ４信号はクロ
ック信号Ｔ５が高レベル状態から低レベルになるとき高
レベルになる。ＧＯＭＬ８２がクロック信号Ｔ１によつ
て計数値を１つ増加させた後に、ＧＣＳＬ８４（第２図
参照）はクロック信号Ｔ５が発生したときに０■７８２
と同じ計数値にセットされ、論理式（１９）及び（２０
）が満足されたことになる。ＧＣＭＬ８２が３１を計数
する毎にＧＣＭＨ８３の計数値は１つ増加する。

ｎ＝１０の場合、ラッチ１００（第１１図参照）はピン
８（Ｑ出力）にＧＣＭＨｌＯ信号をピン６（η出力）に
ＧＣＭＨｌＯ信号をそれぞれ供給する。ラッチ１００は
ラッチ５８（第４図参照）と同じ型の素子であり、不使
用論一理入力はすべて高レベルに保持される。ラッチ１
００のピン１２（ＣＫ入力）はインバータ・モジュール
９１（第１１図参照）のピン６からＴ１・ＧＤ−ＧＣＳ
Ｌ＝３１信号を受ける。この信号は、クロック信号Ｔ１
、ＧＤ信号及びＧＣＳＬ＝３１信号がそ．れぞれ高レベ
ルのときのみ高レベルとなることができる。ゲート・モ
ジュール１０１はゲート・モジュール５６（第４図参照
）と同じ型の素子であり、不使用論理入力はすべて高レ
ベルに保持される。

ゲ・ート・モジュール１０１（第１１図参照）のピン９
，１０及び１１はそれぞれＧＣ，ＳＬ＝３１信号、ＧＤ
信号及びクロック信号Ｔ１を受ける。これら３つの入力
がすべて高レベルであれば、ゲート・モジュール１０１
のピン８の信号は低レベルである。ゲート●モジュール
１０１のピン８はインバータ●モジュール９１のピン５
に接続されており、インバータ●モジュール９１はモジ
ュール１０１のピン８の低レベル信号を反転させてピン
６に高レベル信号を発生し、この信号はＴｌ，ＧＤ，Ｇ
ＣＳＬ＝３１信号としてラッチ１００のピン１２に供給
される。ゲート・モジュール９０のピン１，２，４、及
ｊび５はラッチ１００に対応する複数のラッチからそれ
ぞれＧＣＳＨ６信号、ＧＣＳＨ，信号、ＧＣＳＨ８信号
及びＧＣＳＨ９信号を受ける。

これらの信号がすべて高レベルのときには、ゲート・モ
ジュール９０はそのピン６からインバータ・モジュール
９１のピン３に低レベル信号を供給する。インバータ・
モジュール９１はこの信号を反転させてそのピン４から
高レベル信号をラッチ１００のピン３及び１０にそれぞ
れ供給する。ラッチ１００のピン５はＧＣＳＨ８５のラ
ッチ１０２（第１３図参照）のピン６（′Ｑ出力）から
ＧＣＳＨｌＯ信号を受ける。

ラッチ１０２はラッチ５８（第４図参照）と同じ型の素
子であり、すべての不使用論理入力は高レベルに保持さ
れる。ラッチ１００（第１１図参照）のピン３及び５の
入力が高レベルで且つラッチ１００のピン１２の入力が
高レベル状態から低レベルになると、ラッチ１００はピ
ン８（Ｑ出力）に高レベルのＧＣＭＨｌＯ信号を発生す
る。これによりＧＣＭＨ８３の計数値が１つ増加する。
これによりｎ＝６，７，８，９又は１０の場合の論理式
（２２）が満足される。ラッチ１００のピン１１はＧＣ
ＳＨ８２のラッチ１０２（第１３図参照）のピン８（Ｑ
出力）からＧＣＳＨｌ。

信号を受ける。ＧＣＳＨｌＯ信号が高レベルであり、ラ
ッチ１００のピン１０の信号が高レベルであり、且つク
ロック信号Ｔ１が高レベル状態から低レベル状態になつ
たことによりピン１２の信号が高レベルから低レベルに
なれば、ラッチ１００はそのピン（Ｏ出力）に高レベル
のＧＣＭＨｌＯ信号を発生する。クロック信号Ｔ５が高
レベルから低レベルになり且つＧＣＭＨｌＯ信号が高レ
ベルであれば、ＧＣＳＨ８５のラッチ１０２（第１３図
）のピン８（Ｑ出力）のＧＣＳＨｌＯ信号は高レベルに
なる。

クロック信号Ｔ５が高レベル状態から低レベルになり且
つＧＣＭＨｌＯ信号が高レベルであれば、ＧＣＳＨ８５
のラッチ１０２のピン６（′Ｑ出力）のＧＣＳＨｌ。信
号が高レベルになる。これによりｎ＝６，７，８，９又
は１０のときの論理式（２４）及び（２５）が満足され
たことになる。ラッチ１００（第１１図参照）のピン２ （ＣＬＲ入力）はゲート●モジュール１０１のピン６に
接続されている。

ゲート・モジュール１０１のピン３及び４はクロック信
号Ｔ２とＥＯＣ信号をそれぞれ受ける。これらの信号が
ともに高レベルであれば、ゲート・モジュール１０１の
ピン６からラッチ１００のピン２（ＣＬＲ入力）へ低レ
ベル信号が与えられる。ラッチ１００のＰＲ入力（ピン
１３）が常に高レベルなので、ラッチ１００のピン６（
Ｏ出力）のＧＣＭＨｌＯ信号は高レベルとなる。これに
より、ｎ＝６，７，８，９又は１０のとき論理式（２３
）の２つの部分がそれぞれ満足されたことになる。

図示され且つ既に説明されたラッチ１００はｎ＝１０に
対応するものであるが、ＧＣＭＬｌＯ信号は計数動作の
間けつして低レベルから高レベルにならないことを理解
されたい。

該信号が高レベルになることは格子カウンタ７８が十分
な容量を有していないことを示す。他方、ラッチ１００
に相当するｎ＝６，７，８及び９に対応したラッチに対
しては０■，ｎ信号は計数動作の間に通常低レベルから
高レベルになることができる。次に、ドット・カウンタ
７９のＤＣＭ８６及びＤＣＳ８７の状態に関する論理式
を示す。

ドット・カウンタ７９に関する上記論理式のそれぞれに
おいて、ｎ＝１，２，３，４，５，６，７，８，９又は
１０である。

ＧＣＭＬｎ又はＧＬＡＬｎはｎ＝１，２，３，４、又は
５のときに論理式（３３）中で使用され、ＧＣＭＨｎ又
はＧＣＭＨｎはｎ＝６，７，８，９、又は１０のときに
使用されることを理解されたい。ドット●カウンタ７９
のための論理回路の構成例が第１０図及び第１０Ａ図に
示されている。

この例はｎ＝１０に対応するものであり、テキサス●イ
ンストルメンツ社の種々の論理素子が使用されている。
ドット・カウンタ７９は第１ビット乃至第９ビット（ｎ
＝１，・・９）のそれぞれに対してこれと同様な型の素
子を有することを理解されたい。ドット●カウンタ７９
はゲート１０５（第１０図参照）を有する。

このゲートはポインタ・カウンタ５２のＰＣＭ５３のゲ
ート５９（第４図参照）と同じ型の素子であり、すべて
の不使用論理入力は高レベルに保持される。ゲート１０
５（第１０図参照）のピン１，２，３，４，５，６，７
，１０及び１１はそれぞれＤＣＳｌ，■＼，，ＤＣＳ３
，ＤＣＳ４，ＤＣＳ５，ＤＣＳ６，ＤＣＳ７，ＤＣＳ８
及びＤＣＳ９信号を受ける。これらの各信号が高レベル
であれば、ゲート１０５のピン９からインバータ●モジ
ュール８１のピン１３へ低レベル信号が供給される。イ
ンバータ・モジュール８１はこの）低レベル信号を反転
させてピン１２は高レベル出力を発生する。インバータ
・モジュール８１のピン１２の高レベル信号はラッチ１
０６のピン４及び１０へ供給される。ラッチ１０６はポ
インタ・カウンタ５２のＰＣＭ５３のラッチ５８（第４
図５参照）と同じ型の素子であり、不使用論理入力は高
レベルに保持される。ラッチ１０６（第１０図参照）の
ピン５はラッチ１０７のピン６（′Ｑ出力）からＤＣＳ
ｌＯ信号を受ける。

ラッチ１０７はドット・カウンタ７９の９ＤＣＳ８７を
含む１媚のラッチの１つである。ラッチ１０７はポイン
タ・カウンタ５２のＰＣＭ５３のラッチ５８（第４図参
照）と同じ型の素子であり、すべての不使用論理入力は
高レベルに保持される。ラッチ１０６（第１０図参照）
のピン３及び１１はインバータ●モジュール８１のピン
２に接続されている。

インバータ●モジュール８１のピン１はゲート・モジュ
ール１０８のピン８に接続されている。このピン１に入
力された信号は反転されてピン２から出力される。ゲー
ト●モジュール８１はポインタ●カウンタ５２のＰＣＭ
５３のゲート・モジュール５６（第４図参照）と同じ型
の素子であり、不使用論理入力はすべて高レベルに保持
される。ゲート・モジュール１０８（第１０図参照）の
ピン９にはＥＯＣラッチ５５（第２図及び第８図参照）
から■て信号が供給され、ピン１１には同期ラッチ７７
（第２図及び第９図）からＳＹＮＣ信号が供給される。
したがつて、叡で信号及びＳＹＮＣ信号がともに低レベ
ルであれば、ゲート・モジュール１０８はピン８に低レ
ベル信号を発生し、この結果、ラッチ１０６のピン３及
び１官こはそれぞれ高レベル信号が入力される。ラッチ
１０６（第１０図参照）のピン１２（ＣＫ入力）にはク
ロック信号Ｔ１が供給される。

ＳＹＮＣ及び匠信号力塙レベル、ＤＣＳ，。信号力塙レ
ベル、及びインバータ●モジュール８１のピン１２から
の入力が高レベルであれば、クロック信号Ｔ１が高レベ
ル状態から低レベルにつたときにラッチ１０６のピン８
（Ｑ出力）から高レベルのＰＣＭｌＯ信号が発生される
。ＤＣＭｌＯ信号が高レベルに変化すると、ＤＣＭ８６
の２進計数値が１つ増加する。これにより論理式（２８
）が満足される。ラッチ１０７のピン１２（ＣＫ入力）
にはクロック信号Ｔ５が供給され、ピン１０にはラッチ
１０６のピン６（Ｏ出力）からＤＣＭｌＯ信号が供給さ
れる。

したがつて、クロック信号Ｔ５が高レベル状態から低レ
ベル状態に変化したときにＤＣＭｌ。

信号が高レベルであれば、ラッチ１０７のピン６（Ｏ出
力）には高レベルのＤＣＳｌＯ信号が発生する。ＤＣＳ
ｌ。信号がすでに高レベル状態になつていれば、該信号
はその状態を維持する。ラッチ１０６のピン９はラッチ
１０７のピン８（Ｑ出力）からＤＣＳｌＯ信号を受ける
。ラッチ１０６のピン８（Ｑ出力）に発生するＤＣＭｌ
Ｏ信号が高レベルであれば、該信号はラッチ１０７のピ
ン４に供給されるので、ＤＣＳｌ。信号は高レベルであ
る。ラッチ１０７のピン１２（ＣＫ入力）のクロック信
号Ｔ５が高レベル状態から低レベル状態になつたときに
のみＤＣＳｌ。信号が高レベルになる。ラッチ１０６の
ピン６（Ｏ出力）のＤＣＭｌ。信号が高レベルになるま
でＤＣＳｌＯ信号は高レベル状態に保持される。ＤＣＭ
ｌ。信号が高レベルになれば、ＤＣＳｌ。信号が高レベ
ルとなり且つＤＣＳｌＯ信号が低レベルになる。これに
より論理式（３０）及び（３１）が満足されたことにな
る。ラッチ１０６のピン１１にインバータ●モジユノー
ル８１のピン２から高レベル信号が供給され、ピン１０
にインバータ●モジュール８１のピン１２から高レベル
信号が供給され、且つピン９にラッチ１０７のピン８（
Ｑ出力）から高レベルのＤＣＳｌＯ信号が供給されると
、ラッチ１０６はクロック信号Ｔ１が高レベル状態から
低レベルになつたときに高レベルのＤＣＭｌ。

信号を発生する。これはＤＣＭ８６の１０番目のビット
位置が論理゜゜０゛１であることを意味する。これによ
り論理式（２９）の第１部分が満足されたことになる。
ドット・カウンタ７９はＳＹＮＣ信号又は？ｒ信号が低
レベルであるときには計数を行うことができない。ドッ
ト・カウンタ７９が計数不可能になるのは、前述のよう
に格子カウンタ７８（第２図参照）に計数動作を行わせ
てその計数値をドット・カウンタ７９の計数値に等しく
するためにドット・カウンタ７９の計数動作を禁止する
ことが要求されるときである。上述したラッチ１０６及
び１０７はｎ＝１０に対応するものであるが、ＤＣＭｌ
Ｏ及びＤＣＳｌＯ信号は計数動作の間は通常けつして低
レベルから高レベルになることはないことを理解された
い。

それは、かかる信号が低レベルになつたことはドット・
カウンタ７９が十分な容量を有していないことを示すか
らである。ただし、ｎ＝１，２，３，４，５，６，７，
８及び９に対応したラッチ１０６及び１０７に相当する
ラッチにおいては、ＤＣＭｎ及びＤＣＳｎ信号は計数動
作の間通常低レベルから高レベルになる可能性がある。
ゲート・モジュール１０８（第１０図参照）のピン３に
はクロック信号Ｔ２が供給され、ピン５にはＥＯＣラッ
チ（第８図参照）からＥＯＣ信号が供給される。

これらの入力がともに高レベルであれば、ゲート・モジ
ュール１０８（第１０図参照）のピン６から低レベル信
号が発生する。この信号はラッチ１０６のピン２（ＣＬ
Ｒ入力）に供給される。ラッチ１０６のピン１３（ＰＲ
入力）は常に高レベルなので、ラッチ１０６のピン６（
″Ｑ出力）からは高レベルのＤＣＭｌＯ信号が発生する
。クロック信号Ｔ２７５（高レベルとなり且つ文字の印
刷が終了することによりＥＯＣ信号が高レベルになると
、論理式（２９）の第２部分が満足される。

このとき、ドット・カウンタ７９のＤＣＭ８６の他の９
ビットのそれぞれに対応する各ラッチはＯにセットされ
、ドット●カウンタ７９は再び０から計数を開始する。
別の文字の印刷開始時においてドット・カウンタ７９の
計数が再び開始されるときが論理式の第２部分に相当す
る。このリセットが最後に行われたのは前の文字の最後
の滴時間のクロック信号Ｔ２が発生されたときである。
ドット・カウンタ７９はゲート・モジュール１１０（第
１０Ａ図参照）を有する。

このモジュール１１０の不使用論理入力はすべて高レベ
ルに保持される。ゲート・モジュール１１０の適当な例
としてはテキサス・インストルメンツ社からモデルＳＮ
７４５ｌ（Ｊ）として販売されている二重２入力ＡＮＤ
−０Ｒ一反転ゲートをあげることができる。ゲート・モ
ジュール１１０のピン２には格子カウンタ７８のＧＣＭ
Ｈ８３のラッチ１００（第１１図参照）からＧＣＭＨｌ
Ｏ信号が供給され、ピン３にはラッチ１０６（第１０図
参照）のピン６（百出力）からＤＣＭｌＯ信号が供給さ
れる。

これらの入力がともに高レベルのときには、ゲート・モ
ジュール１１０（第１０Ａ図参照）のピン６から低レベ
ルのＢＩＴｌＯ半が出力される。ゲート・モジュール１
１０のピン４（第１０Ａ図参照）には格子カウンタ７８
のＧＣＭＨ８３のラッチ１００（第１１図参照）からＧ
ＣＭＨｌ。

信号が供給され、ピン５にはラッチ１０６（第１０図参
照）のピン８（Ｑ出力）からＤＣＭｌＯ信号が供給され
る。これらの信号がともに高レベルのときには、ゲート
●モジュール１１０（第１０Ａ図参照）のピン６から出
力されるＢＩＴｌＯ信号が低レベルになる。これにより
論理式（３３）が満足されたことになる。ゲート●モジ
ュール１１０のピン１には格子カウンタ１８のＧＣＭＬ
８２のラッチ９２（第１１図参照）に相当するラッチか
ら０■，１信号が供給され、ピン１３にはＤＣＭ８６の
ラッチ１０６（第１０図参照）に相当するラッチからＤ
ＣＭｌ信号が供給される。

これらの信号がともに高レベルであれば、ゲート・モジ
ュール１１０（第１０Ａ図参照）はピン８に低レベルの
ＢＩＴｌ半０信号を出力する。ゲート・モジュール１１
０のピン１０（第１０Ａ図参照）には格子カウンタ７８
のＧＣＭＬ８２のラッチ９２（第１１図参照）に相当す
るラッチからＧＣＭＬｌ信号が供給され、ピン９にはＤ
ＣＭ８６のラッチ１０６（第１０図参照）に相当するラ
ッチからＤＣＭｌ信号が供給される、これらの信号がと
もに高レベルであるときには、ゲート●モジュール１１
０（第１０Ａ図）のピン８から出力されるＢＩＨ半信号
は低レベルである。

ゲート８０（第１０図参照）のピン１，２，３，４，５
，６，７，１０，１１、及び１２はそれぞれＢＩＴｌ半
，ＢＩＴ２半，ＢＩＴ３〜，ＢＩＴ４〜，］〔，ＢＩＴ
６半，ＢＩＴ７半，ＢＩＴ８半，ＢＩＴ９〜、及びＢＩ
ＴｌＯ〜信号をそれぞれ受ける。

これらの信号がすべて高レベルのときには、ゲート８０
はピン９に低レベルのαｖ」父■宿号を発生する。この
結果、インバータ●モジュール８１のピン６に高レベル
信号が発生し、論理式（３２）が満足される。前述のよ
うに、電圧レジスタ６４（第２図参照）はＦＲＯＳ５ｌ
から最初の１０ビットを受ける。

・次に電圧レジスタ６４のための論理式を示す。（■ｏ
をセット）＝Ｔ５● （ＲＬＳ＝０）・ＦＲＯＳｎ電圧
レジスタ６４のための上記各論理式において、ｎ＝１，
２，３，４，５，６，７，８，９又は１０である。電圧
レジスタ６４は１媚のラッチを有する（第１５図にはｎ
＝１のための１つのラッチが参照番）号１１１によつて
示されている）。

ラッチ１１１はラッチ５８（第４図参照）と同じ型の素
子であり、不使用論理入力はそれぞれ高レベルに保持さ
れている。ラッチ１１１（第１５図参照）のピン３及び
１０にはランレングス●カウンタ６２のインバータ・モ
ジュール６９（第６図参照）のピン１２からＲ爲＝０信
号が供給される。

ラッチ１１１のピン５（第１５図参照）にはＦＲＯＳ５
ｌ（第２図参照）からＦＲＯＳｌ信号が供給され、ピン
１２（ＣＫ入力）にはクロック信号１５が供給される。
Ｍ３＝０信号が高レベルで且つＦＲＯＳ５ｌから出力さ
れるＦＲＯＳｌ信号が高レベルのときには、ラッチ１１
１はクロック信号Ｔ５が高レベル状態から低レベルにな
つたときにピン８（Ｑ出力）に高レベルのＶ１信号を発
生する。これによりｎ＝１のとき論理式（３４）が満足
される。ラッチ１１１のピン９（第１５図参照）にはＦ
ＲＯＳ５ｌ（第２図参照）からＦＲＯＳｌ信号が供給さ
れる。

したがつて、Ｍ３＝ｏ信号が高レベルで且つＦＲＯＳｌ
信号が高レベルならば、ラッチ１１１はクロック信号Ｔ
５が高レベル状態から低レベルになつたときにピン６（
Ｏ出力）に高レベルの■信号を発生する。これによりｎ
＝１のときの論理式（３５）が満足されたことになる。
ランレングス●カウンタ６２のＲＬＭ６５（第２図参照
）の計数値が０のとき、電圧レジスタ６４の各ビットが
ディジタル−アナログ変換器（以下、ＤＡＣと略称）１
１２に供給される。

ＤＡＣｌｌ２は電圧レジスタ６４から出力されるディジ
タル信号をアナログ電圧に変換し、このアナログ電圧は
帯電電極駆動装置１１３に供給され、駆動装置１１３は
このアナログ電圧を増幅して帯電電極２４へ供給する。
帯電電極電圧がＤＡＣｌｌｌに供給されるとき．を決定
する帯電電極電圧（以下ＣＥＶと略称）ゲート１１５の
論理式は次のようになる。

・１υ
＼リ６ノＣＥ■ゲート１１５は電圧レジスタ
６４とガター誘導読取専用記憶装置（以下ＧＩＲＯＳと
略称）１１６のどちらのディジタル電圧信号をＤＡＣｌ
ｌりＡ辷−，ス占、オＡ士占；斗１ 印日１青柄Ｚ−
ｓ土マ（外い滴２３であつて前の滴２３の電荷による誘
導を受ける滴２３に発生する誘導を補償するための電圧
を帯電電極２４が受けることが必要である。

前の２つの滴２３に誘導される電圧のみが誘導を補償す
るのに使用される。誘導補償は所要により２つより多く
の前の滴２３に基いて行うこともできることを理解され
たい。この場合には図示された以上の回路が必要となる
。ＣＥＶゲート１１５の構成例が第１６図に示さ）れて
いる。

この例ではテキサス●インストルメンツ社の種々の論理
素子が使用されている。第１６図に示された例はｎ＝１
に対応するものであるが、ＣＥ■ゲート１１５は第２乃
至第１０ビットのそれぞれに対応した第１６図の例と同
様な素子を・含まなければならないことを理解されたい
。ＣＥ■ゲート１１５はゲート・モジュール１１７，１
１８及び１１『と、インバータ・モジュール１１９と、
ゲート１２０を含む。ゲート・モジュール１１７及び１
１８はそれぞれランレング・ス●カウンタ６２のＲＬＭ
６５のゲート●モジュール７６（第６図参照）と同じ型
の素子であり、不使用論理入力は高レベルに保持される
。ゲート・モジュール１１７（第１６図参照）のピン１
，２，４及び５はそれぞれ５而，行，？及びＬ信号を受
ける。これらの信号はクロック信号ＴＯ，Ｔｌ，Ｔ２，
及びＴ３を反転させたものである。九，竹，？及び？信
号のいずれかが低レベルであつて特定のクロック信号が
高レベルであることを示すと（例えばクロック信号ＴＯ
が高レベルであつてＣ号が低レベルであると）、ゲート
・モジュール１１７（第１６図参照）はピン６に高レベ
ル信号を発生する。この信号はゲート・モジュール１１
８のピン１と１３及びゲート・モジュール１１『のピン
２に供給される。ゲート・モジュール１１『はゲート・
モジュール５６（第４図参照）と同じ型の素子である。
電圧レジスタ６４のラッチ１１１（第１５図参照）のピ
ン８（Ｑ出力）に発生するＶ１信号はゲート●モジュー
ル１１８（第１６図参照）のピン５に供給される。

ゲート・モジュール１１８のピン２にはランレングス●
カウンタ６２のＲＬＭ６５のインバータ・モジュール６
９（第６図参照）のピン１０からＲＬＭ＝０信号が供給
される。ゲート・モジュール１１８のピン４にはゲート
１２０のピン９から■半１信号が供給される。ゲート１
２０はポインタ●カウンタ５２のＰＣＭ５３のゲート５
９（第４図参照）と同じ型の素子であり、すべての不使
用論理入力は高レベルに保持される。ゲート・モジュー
ル１１８（第１６図参照）のピン１，２，４及び５の各
入力が高レベルのときには、ゲート・モジュール１１８
はゲート・モジュール１１『のピン１０に接続されたピ
ン６に低レベル信号を出力する。

ゲート・モジュール１１『のピン１０の信号が低レベル
のときは、ゲート・モジュール１１『はピン８に高レベ
ルのＣＥＶｌ信号を発生する。これにより論理式（３６
）の第１部分が満足される。ゲート●モジュール１１８
のピン９にはガター誘導（以下、ＧＩと略称）レジスタ
１２１（第２図参照）からＧＩｌ信号が供給される。

ゲート・モジュール１１８（第１６図参照）のピン１２
にはランレングス・カウンタ６２のＲＬＭ６５のインバ
ータ●モジュール６９（第６図参照）からＲＬＭ＝０信
号が供給される。ゲート・モジュール１１８（第１６図
参照）のピン１０にはインバータ・モジュール１１９の
ピン８からＶ＝１信号が供給される。インバータ・モジ
ュール１１９のピン９にはゲート・モジュール１２０の
ピン９から■半１信号が供給される。ゲート●モジュー
ル１１８の各ピン９，１０，１２及び１３の入力が高レ
ベルのときには、ゲート●モジュール１１８はピン８に
低レベル信号を出力する。

このピン８はゲート・モジュール１１８″のピン９に接
続されている。ゲート・モジュール１１『のピン９に低
レベル信号が入力されていると、ゲート・モジュール１
１『はピン８に高レベルのＣＥＶｌ信号を発生する。こ
れにより、論理式（３６）の第３部分が満足される。ゲ
ート・モジュール１１『のピン１３にはＧＩレジスタ１
２１（第２図参照）からＧＩｌ信号が供給される。ゲー
ト・モジュール１１『（第１６図参照）のピン１にはラ
ンレングス●カウンタ６２のＲＬＭ６５のゲート７５（
第６図参照））のピン８からＲＬＭ半０信号が供給され
る。ゲート・モジュール１１『（第１６図参照）のピン
１，２及び１３の各入力が高レベルであるとき、ゲート
・モジュール１１『のピン１１には低レベル信号が発生
する。

ゲート・モジュール１１『のピン１１の信号が低レベル
のときには、ゲート・モジュール１１『のピン８から高
レベルのＣＥＶｌ信号が発生する。これにより論理式（
３６）の第２部分が満足されたことになる。ゲート１２
０（第１６図参照）のピン１，２，３，４，５，６，７
，１０，１１及び１２はそれぞれＶ，，■■，Ｗ，■，
■，■，■，■笈び■澹号を受ける。■１信号は電圧レ
ジスタ６４のラッチ１１１（第１５図参照）のピン８（
Ｑ出力）から発生するものであり、Ｗ，■，■−，■，
■Ｖ７，■，■及び？信号は電圧レジスタ６４の第２乃
至第１０ビットの反転信号であり、ラッチ１１１に相当
する複数のラッチのＯ出力に発生するものである。ゲー
ト１２０（第１６図参照）のピン１乃至７，１０，１１
、及び１２のすべての入力が高レベルならば、ゲート１
２０はピン９に低レベルの■半１信号を発生する。この
信号はインバータ・モジュール１１９のピン９に供給さ
れ、ここで反転され、インバータ●モジュール１１９の
ピン８から高レベルのＶ＝１信号が発生する。これによ
り論理式（３７）が満足されたことになる。電圧レジス
タ６４（第２図及び第１５図参照）が２進計数値の１を
有するときのみ、■＝１信号が高レベルであることを理
解されたい。

すなわち、このとき第１ビットを除くすべてのビットが
低レベルである。Ｖ＝１信号はＥＯＣ信号を高レベルに
するためにＥＯＣラッチ５５（第８図参照）において使
用される。ＥＯＣラッチ５５には次のような論理式が適
用される。ＥＯＣラッチ５５はゲート・モジュール１２
３及びインバータ・モジュール１２４（第８図参照）を
含む。

ゲート・モジュール１２３（第８図参照）は同期ラッチ
７７のゲート・モジュール７９Ｂ（第９図参照）と同じ
型の素子であり、不使用論理入力は高レベルに保持され
る。インバータ・モジュール１２４（第８図参照）はイ
ンバータ・モジュール５７″（第４図参照）と同じ型の
素子である。ＥＯＣラッチ５５のゲート・モジュール１
２３（第８図参照）のピン２にはＣＥＶゲート１１５の
インバータ・モジュール１１９（第１６図参照）のピン
８からＶ＝１信号が供給される。ＥＯＣラッチ５５のゲ
ート●モジュール１２３のピン３（第８図参照）にはラ
ンレングス・カウンタ６２のＲＬＭ６５のインバータ・
モジュール６９（第６図参照）のピン１０からＲＬＭ＝
０信号が供給される。ＥＯＣラッチ５５のゲート・モジ
ュール１２３のピン１にはクロック信号Ｔ７が供給され
る。ＥＯＣラッチ５５のゲート●モジュール１２３の各
ピン１，２、及び３が高レベルのときには、ゲート・モ
ジュール１２３のピン８から発生される爾信号が低レベ
ルである。クロック信号Ｔ７、Ｖ＝１信号及びＲＬＭ＝
０信号が高レベルのときに叡元信号はインバータ・モジ
ュール１２４のピン１に供給される。

インバータ●モジュール１２、４はこの信号を反転して
高レベルのＥＯＣ信号を発生する。高レベルのＥＯＣ信
号はこの滴時間の間に格子１５（第１図参照）から高レ
ベルのＧＰ信号が発生され始めていれば次の滴時間にお
いて次の文字を印刷することができることを示す。

高レベルのＥＯＣ信号は、前述のように、ＰＲＯＳ５Ｏ
（第２図参照）からポインタ・カウンタ５２へのデータ
転送に関する処理及びドット・カウンタ７９の計数値を
０にリセットするのに使用される。ＥＯＣラッチ５５の
ゲート・モジュール１２３（第８図参照）のピン１２に
はインバータ・モジュール１２４のピン２からＥＯＣ信
号が供給され、ピン１３にはクロック信号Ｔ４を反転し
たクロック信号盲が供給される。

クロック信号Ｔ７の発生時にＥＯＣ信号が高レベルであ
ると、ピン１２及び１３の入力は高レベルであり、クロ
ック信号Ｔ７が低レベルになつた後もＥＯＣ信号は高レ
ベル状態に保持される。ＥＯＣ信号が高レベルになつた
後、次の滴時間のクロック信号Ｔ４が高レベルになると
、ゲート・モジュール１２３のピン１３のクロック信号
゜Ｌｂく低レベルとなり、これにより■て信号力塙レベ
ルとなり且つＥＯＣ信号が低レベルになる。

上０Ｃラッチ５５のこの状態は、ＥＯＣラッチ５５のゲ
ート１２３のピン１，２及び３の各入力が高レベルにな
る次の時間まで維持される。このように、ＥＯＣラッチ
５５は論理式（３８）及び（３９）を満足させるもので
ある。ＣＥＶゲート１１５（第２図参照）の電圧出力の
７つのビットはまた第１列誘導（以下、ＦＯＩと略称）
レジスタ１２５に伝送され、３つのビットはまた第２列
誘導（以下、ＳＯＩと略称）レジスタ１２６に伝送され
る。

ＳＯＩレジスタはマスター第２列誘導（以下、ＳＯＩＭ
と略称）レジスタ１２７とスレーブ第２列誘導（以下、
ＳＯＩＳと略称）レジスタ１２８とを含む。ＦＯＩレジ
スタ１２５は７個のラッチ（ｎ＝２に対応するラッチが
第１８図に参照番号１２９により示されている）を含む
。

ラッチ１５９はポインタ・カウンタ５２のＰＣＭ５３の
ラッチ５８（第４図参照）と同じ型の素子であり、不使
用論理入力は高レベルに保持される。ラッチ５８は次の
ような論理式を満足させるように動作するものであ←−
（ここで、ｎ＝１，２，３，４，５，６、又は７である
）ｎ＝２に対応したラッチ１２９（第１８図参照）のピ
ン３にはＣＥＶゲート１１５（第１６図参照）からＣＥ
Ｖ５信号が供給される。

ラッチ１２９（第１８図参照）のピン１２（ＣＫ入力）
に供給されるクロック信号Ｔ２が高レベル状態から低レ
ベルになり且つＣＥＶ５信号が高レベルであると、ラッ
チ１２９のピン８（Ｑ出力）には高レベルのＦＯＩ２信
号が発生する。これによりＦＯＩレジスタ１２５の第２
ビットがＣＥＶゲート１１５（第２図参照）から出力さ
れる１０ビットのうちの第５ビットに等しくなり、論理
式（４０）が満足されたことになる。これは、ＦＯＩレ
ジスタ１２５が電圧レジスタ６４から供給される１０ビ
ットのうち７個の最上位ビットのディジタル信号を記憶
しているからである。ＣＥＶゲート１１５（第１６図参
照）からラッチ１２９（第１８図参照）のピン１０に供
給されるｄ八？信号力塙レベルであると、ラッチ１２９
はピン６（Ｏ出力）に高レベルの同馬宿号を供給する。

これにより論理式（４１）が満足されたことになる。Ｓ
ＯｌＭレジスタ１２７（第２図参照）は、７個のビット
がＦＯＩレジスタ１２５に供給されるのと同時にＣＥＶ
ゲート１１５から３個のビットを受ける。

ＳＯＩＭレジスタ１２７に適用される２つの論理式は次
の通りである（ただし、ｎ＝１，２又第１９図にはＳＯ
ＩＭレジスタ１２７のｎ＝２に対応したラッチ１３０（
第１８図のラッチ１２９と同じ例）が示されている。ラ
ッチ１３０はポインタ・カウンタ５２のＰＣＭ５３のラ
ッチ５８（第４図参照）と同じ型の素子であり、すべて
の不使用論理入力は高レベルに保持される。ラッチ１３
０のピン３（第１９図参照）にはＣＥＶゲート１１５（
第１６図参照）からＣＥ■９信号が供給される。ＣＥ■
９信号が高レベルであり且つラッチ１３０のピン１２（
ＣＫ入力）に供給されるクロック信号Ｔ２が高レベル状
態から低レベルになると、ラッチ１３０はピン８（Ｑ出
力）に高レベルのＳＯＩＭ２信号を発生する。これによ
りｎ＝２の場合の論理式（４２）が満足されたことにな
る。ラッチ１３０のピン１０（第１９図参照）にはＣＥ
Ｖゲー口１５（第１６図参照）からｄへζ信号が供給さ
れる。ＣＥＶ９信号が高レベルで且つクロック信号Ｔ２
が高レベル状態から低レベルになると、ラッチ１３０は
ピン６（互出力）に高レベルのＳＯＩＭ２信号を発生す
る。これによりｎ＝２の場合の論理式（４３）が満足さ
れたことになる。ＳＯＩＭレジスタ１２５はラッチ１３
０と同じ他の２つのラッチを含むことを理解されたい。
これらのラッチはｎ＝１及びｎ＝３に対応するものであ
る。ＳＯＩＳレジスタ１２８（第２図参照）はクロック
信号Ｔ６が発生されるときにＳＯＩＭレジスタ１２７の
３つのビットを受ける。

これは、ＧＩＲＯＳｌｌ６がＦＯＩレジスタ１２５の７
ビットとＳＯＩＳレジスタ１２８の３ビットによつてア
ドレスされた後である。クロック信号Ｔ４の発生時にＧ
ＩＲＯＳｌｌ６はＧＩレジスタ１２１に出力を発生し、
クロック信号Ｔ６の発生時にＳＯＩＭレジスタ１２７か
らＳＯｌＳレジスタ１２８にデータが転送される。した
がつて、ＳＯＩＳレジスタ１２８の３ビットはＦＯｌｌ
２５のそれより１サイクル早く発生される。ＳＯＩＳレ
ジスタ１２８は３つのラッチを有している。

第２０図にはこのうちｎ＝２に対応するラッチが参照番
号１３１によつて示されている。ラッチ１３１は、ポイ
ンタ●カウンタ５２のＰＣＭ５３のラッチ５８（第４図
参照）と同じ型の素子であり、不使用論理入力はすべて
高レベルに保持される。ＳＯＩＳレジスタ１２８（第２
図参照）に適用される２つの論理式を次に示す（次式に
おいて、ｎ＝１，２、又は３である）。

ラッチ１３１（第２０図参照）のピン３にはＳＯＩＭレ
ジスタ１２７のラッチ１３０（第１９図参照）のピン８
からＳＯＩＭ２信号が供給される。

ラッチ１３１のピン１２（ＣＫ入力）にはクロック信号
Ｔ６が供給される。ＳＯｌＭ２信号が高レベルで且つク
ロック信号Ｔ６が高レベル状態から低レベルになると、
ラッチ１３１はピン８（Ｑ出力）に高レベルのＳＯＩＳ
２信号を発生する。これによりｎ＝２の場合の論理式（
４４）が満足されたことになる。ラッチ１３１のピン１
０にはＳＯＩＭレジスタ１２７のラッチ１３０（第１９
図参照）のピン６（′Ｑ出力）からＳＯＩＭ２信号を受
ける。

したがつて、ＳＯＩＭ２信号が高レベルで且つクロック
信号Ｔ６が高レベル状態から低レベル状態になると、ラ
ッチ１３１（第２０図参照）はピン６（Ｏ出力）に高レ
ベルのＳＯＩＳ２信号を発生する。これにより論理式（
４５）が満足されたことになる。したがつて、ＳＯＩＳ
レジスタ１２８（第２図参照）の３つのラッチ（図には
そのうち１つが参照番号１３１により示されている）は
ＳＯＩＭレジスタ１２７と同じデータを有する。しかし
、ＳＯｉＭレジスタ１２７からＳＯＩＳレジスタ１２８
へのデ５−タ転送は該データがＧＩＲＯＳｌｌ６へ１サ
イクル遅れて供給されるように遅れて行われる。この結
果、誘導補償のために滴２３に対してＳＯＩＳレジスタ
１２８からＧＩＲＯＳｌｌ６へ与えられるアドレスの一
部は、ＦＯＩレジスタ１２５のＧＩＲＯＳＯｌｌ６のた
めのアドレスの一部のように１つ前の滴に基くものでは
なく２つ前の滴２３に基くものとなる。ＧＩレジスタ１
２１はそれぞれが異なるビットに対応した８個のラッチ
を有するにこではｎは１から８まで変化する）。

第１７図にはｎ＝２に対応したラッチが参照番号１３２
によつて示されている。ＧＩＲＯＳｌｌ６（第２図参照
）から出される８ビットはクロック信号Ｔ４が高レベル
状態から低レベルになるときにＧＩレジスタ１２１に転
送される。ランレングス●カウンタ６２のＲＬＭ６５（
第６図参照）の計数値が０でなくしたがつてＲＬＭ〜０
信号が高レベルのときには、ＣＥＶゲート１１５（第２
図参照）はＧＩレジスタ１２１の８個のビットをＤＡＣ
ｌｌ２へ与える。ラッチ１３２（第１７図参照）はポイ
ンタ・カウンタ５２のＰＣＭ５３のラッチ５８（第４図
参照）と同じ型の素子であり、不使用論理入力はそれぞ
れ高レベルに保持される。ラッチ１３２のピン３（第１
７図参照）にはＧＩＲＯＳｌｌ６（第２図参照）からＧ
ＩＲＯＳ２信号が供給される。ラッチ１３２のピン１２
（ＣＫ入力）に供給されるクロック信号Ｔ４が高レベル
状態から低レベルとなり且つＧｌＲＯＳ２信号が高レベ
ルであれば、ラッチ１３２はピン８（Ｑ出力）から高レ
ベルのＧＩ２信号を出力する。ラッチ１３２はＧｌＲＯ
Ｓｌｌ６（第２図参照）から出力されるＧＩＲＯＳ２信
号の反転信号であるＧＩＲＯＳ２信号をピン１０に受け
る。

ＧＩＲＯＳ２信号が高レベルであれば、クロック信号Ｔ
４が高レベル状態から低レベルになつたときにラッチ１
３２のピン６（′Ｑ出力）に高レベルのＣ〔信号が発生
する。これはＣＥＶゲート１１５を介して行われるＤＡ
Ｃｌｌ２への前の電圧供給が完了した後に行われる。Ｃ
ＥＶゲート１１５を介してＤＡＣｌｌ２へ前の電圧が供
給されるのはクロック信号ＴＯが高レベルになつてから
クロック信号Ｔ３が低レベルになるまでである。これは
、帯電電極２４に電圧が印加される時間の長さである。
第３Ａ図に示されているように時間区間Ｔ１の終了点付
近に．おいて滴２３の分断が生じる。滴が分断された後
、クロック信号Ｔ２及びＴ３を使用することによつて帯
電電極２４（第２図参照）を付勢し続けて電荷を受けれ
るようにする。これにより、クロック信号Ｔ１の終了点
より後に滴２３の分断が生じ１ても電荷が確実に与えら
れることとなる。滴２３の分断がクロック信号ＴｌとＴ
２の接合点にできるだけ近い時点で生じるようにクロッ
ク信号は滴２３の分断と同期がとられる。

これを行う適当な１つの手段が米国特許第４１５０３８
４号に開示されている。ラッチ１３２はｎ＝２のときの
次の論理式を満たすものである。

上記論理式（４６）及び（４７）を満たすためにｎ＝１
，３，４，５，６，７及び８に対応した同様のラッチが
使用されることに留意されたい。

次に、かかる構成の実施例の動作を説明する。文字を印
刷するには、印刷されるべき文字に従つてＰＲＯＳ５Ｏ
をアドレスするために８ビットの文字コードがＰＲＯＳ
５Ｏ（第２図参照）に供給される必要がある。ＰＲＯＳ
５Ｏはアドレスされてその・出力に１６ビットの語を発
生する。この語は文字印刷のためのデータが存在し始め
るＦＲＯＳ５ｌ中の位置を示す。ＰＲＯＳ５Ｏから出力
される１６ビットの語は第３Ａ図に示されているように
前の文字の最後の滴時゛間の間にポインタ●カウンタ５
２のＰＣＭ５３へゲート５０を介して入力される。

これは、クロック信号Ｔ２が高レベル状態から低レベル
となり、ＥＯＣラッチ５５（第２図及び第８図参照）か
ら出力されるＥＯＣ信号が高レベルであり、且つＧＤラ
ッチ５５″（第２図及び第１４図参照）から出力される
ＧＤ信号が高レベルのときに行われる。前に文字が印刷
されない場合には、これは、印刷されるべき文字の最初
の滴時間の直前の対応する滴時間に行われる。このため
には、前の文字の最後の滴時間の前の滴時間に対応する
滴時間においてクロック信号Ｔ７が高レベルとなるとき
に、ＥＯＣラッチ５５はインバータ・モジュール１２４
のピン２のＥＯＣ信号を高レベルにする必要がある。ど
ちらの場合にも、ＰＲＯＳ５Ｏ（第２図参照）から出力
された１６ビットの語は印刷されるべき文字の最初の滴
時間の前の滴時間にＰＣＭ５３にゲート５０Ｇを介して
入力される。

この１６ビットの語は前の文字の最後の滴時間のクロッ
ク信号Ｔ５の発生時にＰＣＭ５３からポインタ・カウン
タ５２のＰＣＳ５４へ転送される。ポインタ●カウンタ
５２のＰＣＭ５３の１６ビットの語はＦＲＯＳ５ｌへア
ドレスとして直接入力される。

ポインタ・カウンタ５２のＰＣＭ５３から出力されるこ
のアドレスはＦＲＯＳ５ｌから最初の１６ビルトが発生
されるＦＲＯＳ５ｌ内の位置を選択する。この１６ビッ
トの語は１０ビットの電圧を含む。

この１０ビットの電圧は、１６ビットの語がＰＲＯＳ５
ＯからＰＣＭ５３に入力されるのと同じ滴時間のクロッ
ク信号Ｔ５の発生時にゲート５１Ｇを介して電圧レジス
タ６４に与えられる。これと同時に、６ビットのランレ
ングスがゲート５１Ｇを介してランレングス・カウンタ
６２のＲＬＭ６５に入力される。ランレングス・カウン
タ６２は滴２３が印刷されるべきときまで非印刷滴の数
を示す計数値を有する。ランレングス・カウンタ６２の
計数値はＯから６３まで変化可能であり、これは印刷さ
れた滴２３から印刷されるべき滴までの距離あるいはそ
れが印刷されるべき最初の滴２３である場合にはマージ
ンから印刷されるべき滴２３までの距離を示す。例えば
、１ｃｒｎの距離に対応する計数値は３０２３．６２２
（１インチの距離に対応する計数値は７６８０）であり
、計数値１は０．０００３３０２ｃｍ（０．１３ミル）
に相当する。例えば、文字がピリオドのような場合には
ランレングス・カウンタが６３にセットされたときに１
つの滴２３も印刷されないことがあることを理解された
い。また、文字が印刷されるべき間中、１つの滴２３も
印刷されないことがあることを理解されたい。

この場合の例としては文字の間のフル●スペースをあけ
ることがてきる。これは、ＦＲＯＳ５ｌがＲＬＭ６５に
Ｏという計数値を、ならびに電圧レジスタ６４に１とい
う計数値を連続的にセットすることによつて達成される
。ドット●カウンタ７９の計数値は、該カウンタ７９の
計数動作を停止させて格子カウンタ７８の計数値がドッ
ト・カウンタ７９の計数値に追いつくようにすることが
必要な楊合を除いて滴２３の直接の計数値である。

ドット・カウンタ７９及びランレングス・カウンタ６３
の計数動作を停止させるのは、後述のように所要速度（
２つの格子間の距離を３２個のインク滴発生時間て移動
する速度）よりもキャリヤ１２の速度が遅いときに、非
印刷滴を挿入してキャリヤ１２の遅れを補償して（すな
わち同期させて）その後印刷滴が記録面１４の所要位置
に到達するようにするためである。非印刷滴の挿入はそ
の前後に非印刷滴が連続しているときに行うのが印刷品
質維持の上で必要なので、４以上の連続した滴が印刷さ
れるべきでないとき行われる。ドット●カウンタ７９の
計数値は前の文字の最後のスポット時間のクロック信号
Ｔ２の発生時に０にセットされる。

このためにはＥＯＣ信号が高レベルになり且つクロック
信号Ｔ２が高レベルになることが必要べある。格子カウ
ンタ７８のＧＣＭＬ８２とＧＣＭＨ８３もまたこのとき
０にセットされる。ＧＣＭＬ８２は０から３１まで計数
する。

ＧＣＭＬ８２を３１からＯにリセットするには格子パル
ス間に存在する最小３２個の滴時間が必要である。これ
は、格子１５（第１図）は１ｃｍ当り９４．４羽個の格
子パルス（１インチ当り２０４個の格子パルス）を出力
するのに対し、キャリヤ１２の１ｄの直線移動には少く
とも３０２３．６２鵠時間（１インチの直線移動に少く
とも７６８ＣＭｊ時間）必要だからである。格子カウン
タ７８（第２図参照）は滴２３が発生するのと同じ周波
数て計数動作を行う。格子カウンタ７８のＧＣＭＨ８３
は、ＧＣ■，８２の計数値が３１となり且つＧＤラッチ
５５″から高レベルのＧＤ信号が発生したときに計数値
を１つ増加させる。すなわち、ＧＣＭＨ８３は格子パル
スの数を計数しキャリヤ１２の位置を示す機能を有する
。キャリヤ１２が２つの格子間の距離を３２個のインク
滴発生時間で移動しているならば、ＧＣＭＬ８２の計数
値が３１となる時点と高レベルのＧＤ信号が発生する時
点とが一致するはずであるが、キャリｌヤ１２の速度が
遅いと、ＧＣＭＬ８２の計数値が３１となつても高レベ
ルのＧＤ信号が発生しない。従つて、ＧＤラッチ５５″
から高レベルのＧＤ信号が発生するまでＧＣＭＬ８２の
計数を停止する必要がある。一方、ドット・カウンタ７
９は、発生さ７れたインク滴の数を計数するものなので
、計数値は増加され続ける。格子カウンタ７８の計数値
とドット●カウンタ７９の計数値は、キャリヤ１２が２
つの格子間の距離を３２個のインク滴発生時間で移動し
ているならば同じである。しかし、ギヤリヤ１２がこれ
より遅れると、格子カウンタ７８のＧＣＭＬ８２の計数
値が３１で停止される一方ドット・カウンタ７９の計数
値はインク滴発生とともに増加され、両カウンタの計数
値に差が生じてキャリヤ１２の遅れを補償する（同期さ
せる）必要が生じたことが示される。ドット●カウンタ
７９の計数は、その計数値が格子カウンタ７８のそれよ
りも大きくなり且つランレングス●カウンタ６２の計数
値がＲＬＭ６５中の３より大きくなつて（ＲＬＭ〉３信
号が高レベルとなつて）印刷されるべきでない滴２３が
４個以上続いたことを示したときに禁止される。

このとき、同期ラッチ７７のインバータ●モジュール７
９Ｃ（第９図参照）のピン４に高レベルの同期信号が発
生してドット・カウンタ７９（第２図参照）とランレン
グス・カウンタ６２の計数動作が禁止される。これは所
要の非印刷滴２３を挿入する作用があり、印刷滴２３が
記録面１４に与えられるべき位置にキャリヤ１２の位置
を適合させる効果がある。格子カウンタ７８（第２図参
照）の計数値がドット・カウンタ７９のそれと等しくな
ると、同期ラッチ７７（第９図参照）は次のクロック信
号Ｔ７が高レベルとなつたときにその状態を変化させ、
したがつてＳＹＮＣ信号が高レベルとなり、ＳＹＮＣ信
号が低レベルになる。

これによりドット・カウンタ７９（第２図参照）とラン
レングス・カウンタ６２の計数動作が再び行われる。ド
ット・カウンタ７９の計数動作の禁止及び該カウンタの
再始動の態様が第３Ｂ図に示されている。第３Ｂ図の第
１の滴時間において、ＲＬＭ６５は第１の滴時間の第１
部分の間ｘ＋１〉４という計数値を有する。ここで、ｘ
は４以上の数である。ＧＣＭＬ８２の計数値は第１の滴
時間の前の滴時間において３１であり、ＧＣＭＨ８３の
計数値は一３２ｒｎであつた。ここで、ｍはＧＣＭＨ８
３の計数値が０にセットされた後にＧＣＭＬ８２が３２
個の滴時間を計数した回数示す。ＤＣＭ８６の計数値は
、ＤＣＭ８６が（３２ｍ＋３１）という計数値を有する
第１の滴時間の前の滴．時間におけるＧＣＭＬ８２とＧ
ＣＭＨ８３の計数値の和に等しい。

このことが第３Ｂ図に示されている。この図において、
ＧＣＭ＝ＤＣＭ信号は最初の滴時間の前の滴時間におい
て高レベルとなつている。第３Ｂ図に示されている第１
の滴時間の間、ＣＣＭＬ８２及びＧＣＭＨ８３の計数値
に変化はない。

これは、クロック信号Ｔ勅≦高レベルとなるときにＧＤ
ラッチ５５″から出力されるＧＤ信号が高レベルになる
までＧＣＭＬ８２の計数値は３１から０へ進むことがで
きないからである。ＣＧｒ！４Ｈ８３の計数値は、ＧＣ
ＭＬ８２の計数値か３１から０に進むときにのみ変化す
ることができる。第３Ｂ図に示された第１の滴時間の間
、ＤＣＭ８６の計数値は３２ｒｎ＋３２という計数値で
示されているように１だけ増加させる。

この第１の滴時間の間、ＲＬＭ６５の計数値はクロック
信号Ｔ５が発生されるときにｘ＋１〉４からｘに変化す
る。第Ｊ２の滴時間のクロック信号ＴＯの発生開始点に
おいて、ＳＹＮＣ信号は高レベルになる。これはＧＣＭ
＝ＤＣＭ信号が低レベルで且つＲＬＭ６５中の計数値が
３より大きいからである（ｘは４以上である）。第２滴
時間の間、ＤＣＭ８６の計数値はＳＹＮＣ信号が高レベ
ルであるために増加することができない。

したがつて、第２滴時間の間、０■，８２，ＣＣＭＨ８
３、又はＤＣＭ８６は計数を行わない。また、ＲＬＭ６
５の計数値は減少することはない。これはＳＹＮＣ信号
が第２滴時間のクロック信号ＴＯの発生時に高レベルに
なつたからである。第３Ｂ図において、格子１５（第１
図参照）が第２滴時間の間は高レベルのＧＰ信号を発生
し且つこれがクロック信号Ｔ７が発生する前に生じたも
のとする。

ＧＤ信号は第２滴時間のクロック信号Ｔ７の発生時に高
レベルになる。第３滴時間において、ＧＣＭＬ８２の計
数値はクロック信号Ｔ２の発生時に３１からＯに変化す
る。

これはＧＤラッチ５５′から出力されるＧＤ信号が高レ
ベルだからである。ＧＣＭＬ８２は３？計数動作を行つ
たので、これによりＧＣＭＨ８３の計数値は１つ増加す
る。論理式（２２）及び論理式（２３）の第２部分に従
つてクロック信号Ｔ１が低レベルになつたときにＧＣＭ
Ｈ８３の計数値が増加し、０■」２の計数値はクロック
信号Ｔ肋く高レベルになつたときに変化することを理解
されたい。しかしながら、ＳＹＮＣ信号は第３滴時間の
クロック信号Ｔ２の発生時には依然として高レベルなの
で、ＤＣＭ８６は依然として計数が禁止される。したが
つて、ＤＣＭ８６の計数値は第２滴時間のそれと同一値
に維持される。ＧＣＭ＝ＤＣＭ信号は第３滴時間のクロ
ック信号Ｔ２の発生時に再び高レベルになる。

その結果、同期ラッチ７７から出力されるＳＹＮＣ信号
は第３滴時間のクロック信号Ｔ７の発生時に低レベルに
なる。ＧＤラッチ５５″から出力されるＧＤ信号はクロ
ック信号Ｔ５が高レベルになつたときに低レベルになる
。このように、ＳＹＮＣ信号が高レベルになるのではな
くＳＹＮＣ信号が再び高レベルになるので、ＤＣＭ８６
中の計数値は第３Ｂ図に示された第４滴時間の間１つだ
け増加可能となる。

ＲＬＭ６５の計数値はクロック信号Ｔ５が高レベルとな
つたときに変化するが、クロック信号Ｔ５が高レベルの
ときにＳＹＮＣ信号は依然として高レベルなので第３滴
時間中の計数値は第２滴時間中のそれから変化しない。
ＲＬＭ６５中の計数値は第３Ｂ図に示されているように
第４滴時間においてはクロック信号Ｔ５が高レベルにな
るまで変化しない。

第４滴時間の間、ＧＣＩｌｖｌＬ，８２及びＤＣＭ８６
の各計数値は１つ増加される。ドット・カウンタ７９の
０という計数値はＥＯＣ信号が高レベルの状態のときに
クロック信号Ｔ１の発生時にＤＣＭ８６中でのみセット
される。

ドット・カウンタ７９のＤＣＳカウンタ８７は同じ滴時
間（これは前の文字の最後のスポット時間である）のク
ロック信号Ｔ５の発生時にＯにセットされる。ＧＣＭＬ
８２（第２図参照）中のＯという計数値はクロック信号
Ｔ５が低レベルになつたときにＧＣＳＬ８４に転送され
る。

同様に、ＧＣｒＭＨ８３の０という計数値は前の文字の
最後のスポット時間のクロック信号Ｔ５が低レベルとな
つたときにＧＣＳＨ８５に転送される。滴２３が発生さ
れる毎に、ドット・カウンタ７９（第２図参照）は格子
カウンタ７８と同様に各滴２３を計数する。

ただし、３１回の計数が行われた桟ＱＤラッチ５５″か
ら出力される別のＧＤ信号が高レベルとなるまで格子カ
ウンタ７８の計数動作が停止される。ランレングス・カ
ウンタ６２のＲＬＭ６５の計数値は、印刷されるべき文
字の最初の滴時間のクロック信号Ｔ１の発生時にＲＬＳ
６６に転送する。

ＲＬＭ６５の計数値は印刷されるべき文字の最初の滴時
間のクロック信号Ｔ５の発生時にＲＬＳ６６によつて減
少させられる。ＲＬＭ６５（第２図参照）の計数値がク
ロック信号Ｔ５の発生時に０に到達すると、クロック信
号Ｔ５の発生時にはＲＬＭ＝０信号が高レベルなので次
の滴時間のクロック信号ＴＯ，Ｔｌ，Ｔ２及びＴ３の発
生時に電圧レジスタ６４の１０ビット電圧が入力される
。

ＲＬＭ＝Ｏ信号が高レベルになつたときに電圧レジスタ
６４の電圧をＣＥ■ゲート１１５を介して与えると、帯
電電極２４は滴２３を所要の大きさに帯電するのに必要
な電圧を有するようになる。これにより、印刷されるべ
き滴２３は所定位置（例えば、ガター・ストリーム）に
対する記録面１４の所要垂直位置に衝突するのに必要な
量だけ偏向する。なお、ＲＬＭ６５が計数値を減少させ
る動作を行つているときには、この計数値は外部信号が
作用しなければ０から変化できないことを理解されたい
。前述のように、ランレングス・カウンタ６２の計数値
が６３にセットされるときに滴２３が印刷されないこと
がある。

ランレングス・カウンタ６２の計数値が減少して０にな
つた後に滴２３が印刷されるべきでないときには、電圧
レジスタ６４の値はＶ＝２である。この電圧は滴２３が
ガター２７に衝突しないほど大きなものではないので、
滴２３はガター２７に衝突する。ＲＬＭ６５の計数値が
減少して０となつた後、クロック信号Ｔｌの終了点にお
いてＲ１！Ｓ６６の計数値が０にセットされる。

このクロック信号Ｔ１は電圧レジスタ６４から帯電電極
６４へ電圧が与ノえられる時間に発生する。ＲＬＳ６６
の計数値が０にセットされているとき、ＲＬＳ＝０信号
は高レベルである。

この信号はＰＣＳ５４によつてポインタ・カウンタ５２
のＰＣＭ５３の計数値を１つ増加させるのに使用さ７れ
る。この結果、帯電電極２４が電圧レジスタ６４の出力
に応じた電圧を受けるとき、ＦＲＯＳ５ｌは１ライン上
方の位置をアクセスされる。この結果、帯電電極２４が
電圧を受けるサイクルにおいてクロック信号Ｔ５が発生
されたとき、Ｙ電圧レジスタ６４及びランレングス●カ
ウンタ６２はＦＲＯＳ５ｌから新しい情報を受ける。

ＤＡＣｌｌ２に伝送される１０ビット電圧の７個のビッ
トはまたＦＯＩレジスタ１２５へ伝送される。このとき
同時に１０ビット信号の３つのビットはＳＯＩＭレジス
タ１２７に転送される。これはクロック信号Ｔ２が発生
する間に行われる。ＦＯＩレジスタ１２５及びＳＯＩＳ
レジスタ１２８中のデータはＧＩＲＯＳｌｌ６をアクセ
スするのに使用される。

しかし、ＳＯＩＳレジスタ１２８から出力されるデータ
はＣＥ■ゲート１１５を介してＤＡＣｌｌ２に供給され
た前の電圧信号に基づくものである。このデータは、２
つの滴２３が連続して印刷されないときには電圧レジス
タ６４から出力されたものではなくＧＩレジスタ１２１
から出力されたものである。ＧＩＲＯＳｌｌ６はいずれ
にせよりロック信号Ｔ４が発生されるときにＧＩレジス
タ１２１に８ビットの出力を与える。

これは帯電電極２４への電圧供給停止の直後に行われる
。クロック信号Ｔ３が低レベルになつたときに電圧が停
止するからである。したがつて、電圧レジスタ６４から
出力される１０ビットの電圧がＤＡＣｌｌ２に伝送され
ないときには、直前の２つの滴２３からの誘導を補償す
る８ビット電圧をＤＡＣｌｌ２へ供給することができる
。Ｆ．Ｏｌレジスタ１２５はＧＩレジスタ１２１から出
力される８ビットの語の５つのビットのみを受ける。

これらの語の最後の２つのビット（電圧レジスタ６４か
ら出力される２つのビット）はＤＡＣｌｌ２及びＦＯＩ
レジスタ１２５の双方にＯとして入力される。ＦＲＯＳ
５ｌから出力される電圧情報はガター２７（第１図参照
）に向う滴２３には不要なので、電圧レジスタ６４（第
２図参照）に発生する電圧．の数の最低約２０％は使用
されない。

ＥＯＣラッチ５５から出力されるＥＯＣ信号が高レベル
のときには電圧レジスタ６４のこれら電圧数の１つのみ
を使用できる。文字の印刷が終了しようとしているとき
、電圧ζレジスタ６４の計数値は１であり、Ｖ＝１であ
る。

これはランレングス・カウンタ６２のＲＬＭ６５が到達
した０という計数値とともに使用される。これら２つの
条件が満たされ且つクロック信号Ｔ７が高レベルになる
と、ＥＯＣラッチ５５のインバータ●モジュール１２４
（第８図参照）のピン２から出力されるＥＯＣ信号は高
レベルになる。このことが第３Ａ図に示されている。こ
れは前に印刷された文字の直前の滴時間を含む最後の滴
時間に行われる。所要により、格子カウンタ７８（第２
図参照）の計数値を発振器１『の出力信号に基づくもの
ではなく、キャリヤ１２（第１図参照）の実際の速度の
関数とすることができる。

この場合、格子１５から格子パルスが出力された後第１
の連続した４つの滴２３が発生するまで待機しているの
ではなく４つの連続した滴２３が印刷されなかつたとき
毎に、滴２３の位置がキャリヤ１２の位置にノ適合させ
られる。これにより水平位置の再調整がより平等に拡散
し、滴２３がその理想位置により近く配置され印刷の質
が高まる。しかし、かかる構成は本発明を満足に作用さ
せる上では必要ではない。格子１５の近接した格子線間
の距離は約０．０１０６Ｃ７ｆ１（４．１７ミル（１１
２４０インチ））なので、滴２３はキャリヤ１２が約０
．０００３３０２ｃ７７！（０．１３ミル）移動する毎
に１つずつ発生する。

これは、近接した格子線間の距離をこの近接した格子線
間をキャリヤ１２が移動する間に発生する滴の数３２で
割ることによつて得られる。各滴２３は飛行中は０．０
０５０８ｃ！ｎ（２ミル）乃至０．００６あｏ（２１１
２ミル）の直径を有し記録面１４に衝突するときには約
０．０１４９８６Ｃ！ｆｌ（５．９ミル）の直径のスポ
ット又はドットを発生するので、格子１５の近接した２
つの格子線間のある特定の垂直位置において記録面１４
に衝突するためには１つの滴２３を必要とするだけであ
る。典型的な線の幅は、記録面１４に衝突する２又は３
個の滴２３によつて生じる２又は３個のスポット又はド
ットの幅にほぼ等しい。したがつて、水平軸に沿うキャ
リヤ１２の動きの一部が生じる間にあらゆる文字を発生
させることができる。前述のように、キャリヤ１２が１
Ｃ！ｆｌ有線移動する時間は３０２３．６２２個の滴時
間に相当する（キャリヤ１２の１インチの直線移動時間
は７６８柵の滴時間に相当する）。

文字が１２個のピッチを有するとき、各文字に対して印
刷に利用できる滴時間の数は全体で６４０である。文字
が１ＣＢのピッチを有するとき、印刷に利用できる滴時
間の数は７６８である。第２６図に示された文字゜“Ｗ
゛は１２個のピッチを有する。

この文字の滴時間の総数は６４０である。（４）朝の滴
時間の間に、滴２３が記録面１４に衝突することによつ
てインク●ドット３５が記録面１４に生じる。第２６図
に示された文字゜“Ｗ゛のうち一点鎖線で囲まれた部分
が第２７図に拡大して示されている。

第２７図には種々の滴時間に対応したインク・ドットが
示されているが、第１滴時間（図示せず）は文字が印刷
されるべき領域の左端において開始することを理解され
たい。第２７図に示された滴時間の間に発生される各ド
ット３５は第２６図及び第２７図においてドット３５の
中心に滴時間と同じ数を付して区別されている。第２７
図の垂直線を傾斜させるとキャリヤ１２の左から右への
移動を補償する。

すなわち垂直線を傾斜させることにより、異なつた滴時
間に発生された複数の滴２３がマージンからの同じ水平
位置において記録面３４に衝突できる。この結果、垂直
線を容易に印刷することができる。こ合傾斜は、ノズル
２２の位置から偏向板２５及び２６を見てインク流２１
の軸に対して反時計方向にわずかに偏向板２５及び２６
を傾けることによつて生ぜさせることができる。第２７
図に示されているように、ランレングス●カウンタ６２
のＲＬＭ６５が３より大きな計数値を有しその結果同期
をとることがてきる多数の位置が存在する。

例えば、滴時間２１３と２２３との間には９個の不使用
滴２３が存在し、この結果、同期化は滴時間２１４にお
いて開始することができる。電圧レジスタ６４の２進計
数値が１つ変化することは滴２３の位置が約０．０００
５０８ｄ（０．２ミル）垂直方向に変化することに相当
し、１つの滴時間は約０．０００３３０２ｃ７７！（０
．１３ミル）の滴２３の水平スペースに相当することを
理解されたい。

上記実施例において、インク滴はキャリヤ１２（第１図
参照）の１ｃ！Ｔｔの直線移動に相当する３０２３．６
２２個の滴時間（１インチの直線移動に相当する７６８
柵の滴時間）のそれぞれに対応した位置であつて電圧レ
ジスタ６４に記憶され得る１０２４個の電圧によつて決
定される１０２４個の位置のそれぞれのことをいう。上
記実施例はキャリヤ１２が水平軸に沿つて左から右へ動
くときにのみ文字を印刷せんとするものであるが、これ
は満足な動作を行わせるのに必要不可欠のことではない
。

すなわち、文字の印刷はキャリヤ１２が水平方向に沿つ
てどちらの方向に動いても行うことができる。また、上
記実施例は１６ビットの語を使用しているが、これより
多いビット数の語を使用することもできる。

この場合には、ランレングス・カウンタ６２は８より大
きな数まで計数することとなる。十分なビット数があれ
ば、ランレングス・カウンタは１つの文字を印刷するた
めに必要な滴時間の総数を計数するために十分な数のこ
れらのビットを使用することができる。

この場合、文字の最後の滴時間を除いてランレングス・
カウンタ６２の計数値がＯになつたとき、電圧レジスタ
６４から出力される電圧は常に印刷用滴２３の１つを帯
電させる。本明細書において使用される゜゜文字゛とは
アルファベット文字、あるいは数字、あるいは特定領域
の文字に限定されない。

また、“゜文字゛はすべての活字デザインを含むもので
ある。本発明の１つの利点は印刷の質が向上することで
ある。

本発明の別の利点は印刷された文字がギザギザした感じ
（Ｄｉｇｉｔｉｚｅｄａｐｐｅａｒａｎｃｅ）にならな
いことである。本発明の別の利点は滴を単調に順次上方
に印刷する必要を無くしたことである。本発明のさらに
別の利点はどんな種類の印刷マトリクスも必要としない
ことである。本発明の他の利点はスループットに無関係
なことである。

【図面の簡単な説明】

第１図は本発明による制御装置が使用されたイ″ンクジ
エツト・プリンタの一部を示す概略図、第２図はインク
ジェット・プリンタの滴の印刷を制御するための装置を
示すブロック図、第３Ａ図及び第３Ｂ図は本発明による
制御装置から発生される種々の信号の関係を示すタイミ
ング図、第４図・は本発明による制御装置のポインタ・
カウンタのマスタ・ポインタ・カウンタの一部を示すブ
ロック図、第５図は本発明による制御装置のポインタ・
カウンタのスレーブ・ポインタ●カウンタの一部を示す
ブロック図、第６図は本発明による制ノ御装置のランレ
ングス●カウンタのマスタ・ランレングス・カウンタの
一部を示すブロック図、第７図は本発明による制御装置
のランレングス・カウンタのスレーブ●ランレングス●
カウンタの一部を示すブロック図、第８図は本発明によ
る脣即装置の文字終了ラッチを示すブロック図、第９図
は本発明による制御装置の同期ラッチを示すブロック図
、第１０図は本発明による制御装置のドット計数値レジ
スタの一部を示すブロック図、第１０Ａ図は本発明によ
る制御装置のドット計数値レジスタの別の部分を示すブ
ロック図、第１１図は本発明による制御装置の格子カウ
ンタの主格子カウンタの一部を示すブロック図、第１２
図は本発明による制御装置の格子カウンタの低スレーブ
格子カウンタの一部を示すブロック図、第１３図は本発
明による制御装置の格子カウンタの高スレーブ格子カウ
ンタの一部を示すブロック図、第１４図は本発明による
制御装置の格子検出ラッチ対を示すブロック図、第１５
図は本発明による制御装置の電圧レジスタの１つのラッ
チを示すブロック図、第１６図はインク滴を帯電電極へ
の電圧供給を制御するための本発明による制御装置の帯
電電極ゲー゛卜の一部を示すブロック図、第１７図は本
発明による制御装置のガター誘導レジスタの１つのラッ
チを示すブロック図、第１８図は本発明による制御装置
の第１列誘導レジスタの１つのラッチを示すブロック図
、第１９図は本発明による制御装置の第２列誘導レジス
タのマスタ第２列誘導レジスタの１つのラッチを示すブ
ロック図、第２０図は本発明による制御装置の第２列誘
導レジス，夕のスレーブ第２列誘導レジスタの１つのラ
ッチを示すブロック図、第２１図は理想的な文字“゜Ｗ
゛を示す説明図、第２２図は固定格子すなわちマトリク
スを使用したときに文字“゜Ｗ゛を発生するためのイン
ク●ドットの位置を示す説明図、第２３図は固定格子す
なわちマトリクスを使用し且つ隣接したいくつかの垂直
セグメント中のドットを前の垂直セグメントに対して垂
直方向に半ステップ移動させて文字“Ｗ゛を発生するた
めのインク・ドット位置を示す説明図、第２４図は固定
格子すなわちマトリクスを使用し且つ隣接したいくつか
の垂直セグメント中のドットを前の垂直セグメントに対
して水平方向に半ステップ移動させたように文字゜“Ｗ
゛を発生するためのインク・ドット位置を示す説明図、
第２５図は１つのドット・ライン幅のみが使用されると
きに本発明によ・る制御装置に従つて文字゜“Ｗ゛を発
生するためのインク・ドット位置を示す説明図、第２６
図は本発明による制御装置を使用して文字“Ｗ゛の特定
部分が他の部分より太くなるように文字゜“ｗ゛を形成
するのに使用されるすべてのインク●ドットの位置を示
す説明図、第２７図は第２６図の一点鎖線により囲まれ
た文字“Ｗ゛の一部を拡大して示すとともに該一部に含
まれるインク・ドットの滴位置を示す説明図である。 １０・・・・・・インクジェット・プリンタ、１２・・
キャリヤ、１４・・・・・・記録面、１５・・・・・・
格子、２３・・・・インク滴、２４・・・・・帯電電極
、２５，２６・・・・・偏向板、５０・・・・・ポイン
タ読取専用記憶装置、５１・・・・・フォント読取専用
記憶装置、５２・・・・・・ポインタ●カウンタ、５５
・・・・・・文字終了ラッチ、６２・・・・・・ランレ
ングス・カウンタ、６４・・・・・・電圧レジスタ、７
７・・・・・同期ラッチ、７８・・・・・・格子カウン
タ、７９・・・・・・ドット・カウンタ、１１２・・・
・・・ディジタル−アナログ変換器、１１３・・・・・
帯電電極駆動装置、１１５・・・・・帯電電極電圧ゲー
ト、１１６・・・・・・ガター誘導読取専用記憶装置、
１２５・・第１列誘導レジスタ、１２６・・・・・・第
２列誘導レジスタ。

Claims (1)

【特許請求の範囲】
1. １ インク滴を記録面に向けて実質的に均一な間隔をお
   いて発射するインク滴発生手段と、前記インク滴発生手
   段と前記記録面との間に第１方向に沿つた相対運動を生
   じさせる移動手段と、前記記録面に印刷されるべき文字
   を構成する各印刷滴の前記第１方向と実質的に垂直な第
   ２方向における位置と、前記第１方向に沿う各印刷滴間
   の間隔とを記憶する記憶手段と、前記記憶手段に記憶さ
   れた内容に従つて前記１方向に沿う所要位置において各
   印刷滴を前記第２方向に沿つて偏向させる偏向手段と、
   前記相対運動速度と前記インク滴発生手段のインク滴発
   生速度との同期が外れた場合に、前記記憶手段に記憶さ
   れた印刷滴間の所定値以上のときにのみこれに対応した
   実際の印刷滴間の間隔を調整してその後の印刷滴を所要
   位置に到達させるために前記記憶手段の出力に応働する
   印刷位置調整手段と、を具備するインクジェット・プリ
   ンタ。