JPS6051339A - 受信信号の到着時刻指示装置 - Google Patents
受信信号の到着時刻指示装置Info
- Publication number
- JPS6051339A JPS6051339A JP59141566A JP14156684A JPS6051339A JP S6051339 A JPS6051339 A JP S6051339A JP 59141566 A JP59141566 A JP 59141566A JP 14156684 A JP14156684 A JP 14156684A JP S6051339 A JPS6051339 A JP S6051339A
- Authority
- JP
- Japan
- Prior art keywords
- signals
- coupled
- output signal
- circuit
- indication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/709—Correlator structure
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S11/00—Systems for determining distance or velocity not using reflection or reradiation
- G01S11/02—Systems for determining distance or velocity not using reflection or reradiation using radio waves
- G01S11/08—Systems for determining distance or velocity not using reflection or reradiation using radio waves using synchronised clocks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は近代の通信、航空、航海およびまたはそれらに
類似するシステムの同期の前におかれるパルス群のごと
き複数の受信パルスに対して正確な到着時刻指示を提供
する装置に関するものである。
類似するシステムの同期の前におかれるパルス群のごと
き複数の受信パルスに対して正確な到着時刻指示を提供
する装置に関するものである。
近代通信、航行およびそれらに類似するシステムはしば
しば受信信号の正確な到着時刻（ ＴＯＡ ）の測定ま
たは指示を必要とする。１つの可能な受信機の構成はイ
ンパルス応答が固有の遅延に対し時間的に反転した波形
でおる整合フィルタを使用することにある。この整合フ
ィルタは信号相関器として動作し、受信信号が記憶され
た有限期間の整合波形として最良に配置されるときは受
信信号を検出し時間的瞬間を評価することができる。
しば受信信号の正確な到着時刻（ ＴＯＡ ）の測定ま
たは指示を必要とする。１つの可能な受信機の構成はイ
ンパルス応答が固有の遅延に対し時間的に反転した波形
でおる整合フィルタを使用することにある。この整合フ
ィルタは信号相関器として動作し、受信信号が記憶され
た有限期間の整合波形として最良に配置されるときは受
信信号を検出し時間的瞬間を評価することができる。
相関器の実現に可能な方法は表面音替波（ＳＡＷ）のご
とき連続時間装置や、電荷結合装置（ ＣＣＤ ）およ
びディジタル相関器（ＤＣ）のごとき離散時間装置を用
いることができる。離散時間的な実現はモジュールの寸
法、価格、弾力性ある構造および拡張性に関するかぎり
ある釉の応用分野においては非常に魅力あるものでおる
。かかる離散時間的なシステムに関連するサンプリング
損失はつぎの２つの領域に分類することができる。
とき連続時間装置や、電荷結合装置（ ＣＣＤ ）およ
びディジタル相関器（ＤＣ）のごとき離散時間装置を用
いることができる。離散時間的な実現はモジュールの寸
法、価格、弾力性ある構造および拡張性に関するかぎり
ある釉の応用分野においては非常に魅力あるものでおる
。かかる離散時間的なシステムに関連するサンプリング
損失はつぎの２つの領域に分類することができる。
（イ）サンプリング信号損失−受信された信号は信号対
雑音比（ｌ１１４間的な）が時間的に不確定な理由によ
り局部的に最大である時間にはサンプルすることができ
ない。
雑音比（ｌ１１４間的な）が時間的に不確定な理由によ
り局部的に最大である時間にはサンプルすることができ
ない。
（口＞ ＴＯＡ測定誤差−ＴＯＡ測定の精度はサンプリ
ングレー｝ （ １／’ｒ ）によって面接制限をうけ
る、すなわち、±Ｔ／２の最大ＴＯＡ測定誤差は単一・
そルス操作の下に起る。ここにＴはサンプリングクロッ
クタイムスペーシングである。
ングレー｝ （ １／’ｒ ）によって面接制限をうけ
る、すなわち、±Ｔ／２の最大ＴＯＡ測定誤差は単一・
そルス操作の下に起る。ここにＴはサンプリングクロッ
クタイムスペーシングである。
これら２つの関連する損失は回路を複雑にして時分解能
をよくするためにサンプリングレートを増加することに
よって減少させることができる。
をよくするためにサンプリングレートを増加することに
よって減少させることができる。
事実、普通のシステムは同期の前におかれる・９ルス群
を設けてシステム検出性能および妨害対策性能を高めて
いる。
を設けてシステム検出性能および妨害対策性能を高めて
いる。
本発明の目的は複数の受信信号に対する改良された正確
な到着時刻指示全そなえた装１ｆを提供することにある
。
な到着時刻指示全そなえた装１ｆを提供することにある
。
（９） ＾Ａ「
本発明の他の目的は枚数の受信１８号に対する改良され
た正確な到着時刻指示をそなえた装置を提供し２種類の
上記のサンプリング損を減少させることにある。
た正確な到着時刻指示をそなえた装置を提供し２種類の
上記のサンプリング損を減少させることにある。
本発明のさらに他の目的は複数の受信信号に則する改良
された正確な到着時刻指示をそなえた装置を提供し、シ
ステム検出性能および妨害対策性能の要求を満たすとと
もに回路の抜雑件を増すことなく上記サンプリング損を
減少させることにある。
された正確な到着時刻指示をそなえた装置を提供し、シ
ステム検出性能および妨害対策性能の要求を満たすとと
もに回路の抜雑件を増すことなく上記サンプリング損を
減少させることにある。
本発明の手段はＮ個の受信信号（ここにＮは１よりも大
きい整数）に対する正確な到着時刻指示を行なう装置で
あって、前記Ｎ個の｛＝’号のそれぞれに応答するＮ信
号チャネルのおのおのが、前記Ｎ個の信号に関連するあ
らかじめ訣められたサンプルを提供するための第１の手
段と、前記あらかじめきめられたサンプルを基準信号と
相関させるために前記第１の手段に結合する第２の手段
と、前記第２の手段のおのおのに結合して前記第２の（
１０） 手段のおの」、・のの相関１１１力侶号を集積して前記
Ｎ個の１８号の０１１記タイムオフアライ・マルの指示
を提供する第３の手段とからなる受Ｇ＋信号到着指示装
間によってなされる。
きい整数）に対する正確な到着時刻指示を行なう装置で
あって、前記Ｎ個の｛＝’号のそれぞれに応答するＮ信
号チャネルのおのおのが、前記Ｎ個の信号に関連するあ
らかじめ訣められたサンプルを提供するための第１の手
段と、前記あらかじめきめられたサンプルを基準信号と
相関させるために前記第１の手段に結合する第２の手段
と、前記第２の手段のおのおのに結合して前記第２の（
１０） 手段のおの」、・のの相関１１１力侶号を集積して前記
Ｎ個の１８号の０１１記タイムオフアライ・マルの指示
を提供する第３の手段とからなる受Ｇ＋信号到着指示装
間によってなされる。
第１し１において、枚数の受（ａ信号に対する正確な到
漸時刻指示を提供するに用いられる多相サンプリング糸
を、信号の数Ｎが４の場合について示す。この多相サン
プリング糸は厳密にシステム信号フォーマット、検出、
妨害対策性Ｉ］ｌ二およびＴＯＡタイミング鞘ＩＷ費求
に基礎をおいている。説明のためにつぎのどときｍｌ１
例を考える。同期の前に、１つのも幼ノ！ルスが存在し
、士ＴＡなるＴＯＡタイミング梢＋ｉが要求され、ノに
ルス間の時間間隔は既知とする。ここに８５１！明され
る米によれは、各信号ノ！ルスは適切に割当てられた位
相サンプリングクロックによって１／（８ＴＡ）ヘルツ
のザンゾリンダレ−１・で（正規に要求されるレートよ
りも４倍低い１／−トで）サンプルされる。サンプリン
グクロックパルスは第２図の曲線Ａ−Ｄに示される。
漸時刻指示を提供するに用いられる多相サンプリング糸
を、信号の数Ｎが４の場合について示す。この多相サン
プリング糸は厳密にシステム信号フォーマット、検出、
妨害対策性Ｉ］ｌ二およびＴＯＡタイミング鞘ＩＷ費求
に基礎をおいている。説明のためにつぎのどときｍｌ１
例を考える。同期の前に、１つのも幼ノ！ルスが存在し
、士ＴＡなるＴＯＡタイミング梢＋ｉが要求され、ノに
ルス間の時間間隔は既知とする。ここに８５１！明され
る米によれは、各信号ノ！ルスは適切に割当てられた位
相サンプリングクロックによって１／（８ＴＡ）ヘルツ
のザンゾリンダレ−１・で（正規に要求されるレートよ
りも４倍低い１／−トで）サンプルされる。サンプリン
グクロックパルスは第２図の曲線Ａ−Ｄに示される。
受信信号パルスのおのおのはランプリング回路１〜４の
異なった１つにおいて指定されたサンプリングクロック
によってサンプルされ、したがって受信された信号はイ
ンターバル８ＴＡにわたって一様に位置する相対的に異
なったタイミングにおいてサンプルされる。Ｎ＝４なる
多相クロックは多相タロツク発生器５において発生され
る。それぞれのサンプリング回路１〜４のハ１力におけ
るサンプルされた毎号のおのおのはそれらに接続する遅
延線６〜９によってあたえられたＡ’ルス時間だけ適当
に遅延され、すべてのサンプルされた（１号パルスは関
連するサンプリングクロック位相に対応するだけシフト
される。相関器１０〜１３の出力は第２図の曲線Ｅ−Ｈ
に示すごとくであって、これら相関器１０〜１３からの
出力は加＞＋回し１４に印加されて第２図のＩに示すよ
うな累積された出力をうる。この累積された出力は十Ｔ
Ａ秒のＴＯＡ測定分解能を有する。
異なった１つにおいて指定されたサンプリングクロック
によってサンプルされ、したがって受信された信号はイ
ンターバル８ＴＡにわたって一様に位置する相対的に異
なったタイミングにおいてサンプルされる。Ｎ＝４なる
多相クロックは多相タロツク発生器５において発生され
る。それぞれのサンプリング回路１〜４のハ１力におけ
るサンプルされた毎号のおのおのはそれらに接続する遅
延線６〜９によってあたえられたＡ’ルス時間だけ適当
に遅延され、すべてのサンプルされた（１号パルスは関
連するサンプリングクロック位相に対応するだけシフト
される。相関器１０〜１３の出力は第２図の曲線Ｅ−Ｈ
に示すごとくであって、これら相関器１０〜１３からの
出力は加＞＋回し１４に印加されて第２図のＩに示すよ
うな累積された出力をうる。この累積された出力は十Ｔ
Ａ秒のＴＯＡ測定分解能を有する。
相関器１０〜１３のおのおのは基準１６号シフトレジス
タ１５および信号シフトレジスタ１６から構成すること
ができ、これらのレジスタに遅延線６〜９の関連する１
つの出力が関連する多相クロック信号によってクロック
される。シフトレジスタ１６の段における信号の各ビッ
トはシフトレジスタ１５の関連するシフトレジスタ段に
おける対応ビットと排他的論理和ゲート１７によって比
較される。比較の結果は加算回路１８の入力を決定する
。加算回路１８の入力に対する典型的な規則はつき゛の
ごとくである。
タ１５および信号シフトレジスタ１６から構成すること
ができ、これらのレジスタに遅延線６〜９の関連する１
つの出力が関連する多相クロック信号によってクロック
される。シフトレジスタ１６の段における信号の各ビッ
トはシフトレジスタ１５の関連するシフトレジスタ段に
おける対応ビットと排他的論理和ゲート１７によって比
較される。比較の結果は加算回路１８の入力を決定する
。加算回路１８の入力に対する典型的な規則はつき゛の
ごとくである。
信 号 基 準 加算回路１８の入力
０ ０ ０
０ １ １
１ ０ １
１ １ ０
以上は排他的論理和ダートに対する真理表である。
もし、論理回路の都合によって、信号と基準ビットが同
じときに論理出力″１′を有し、信号と基準ビットが異
なるときに論理出力″′Ｏ”を有するように希むならば
、排他的論理和ダートのつぎにインバータもしくは舌足
ゲートをおくことによって達せられる。
じときに論理出力″１′を有し、信号と基準ビットが異
なるときに論理出力″′Ｏ”を有するように希むならば
、排他的論理和ダートのつぎにインバータもしくは舌足
ゲートをおくことによって達せられる。
相関器１０〜１３のおのおのは同一に構成され、その結
果、おのおのが加算回路１８と同様な加算回路を有する
ので、加算回路１４に３つの同様な回路をもたせること
によって相関器のおのおのに設けられる別々の加算回路
を省略することができる。この場合各相関器の出力は加
嘗されその加算結果はさらに加算されて第２図の出力Ｉ
′（［−得る。
果、おのおのが加算回路１８と同様な加算回路を有する
ので、加算回路１４に３つの同様な回路をもたせること
によって相関器のおのおのに設けられる別々の加算回路
を省略することができる。この場合各相関器の出力は加
嘗されその加算結果はさらに加算されて第２図の出力Ｉ
′（［−得る。
多相サンプリングを用いた第１図に示す回路配列は回路
の機雑さを増すことカしにすでにのべた離散時間システ
ムにおけるサンプリング損失を減少するに用いることが
できる。
の機雑さを増すことカしにすでにのべた離散時間システ
ムにおけるサンプリング損失を減少するに用いることが
できる。
さらに低速の相関器回路はクロックレートのＮ倍の性能
を連取できる（ここにＮは用いられるクロック相の数で
あり、笛１図の回路において操作される入力信号の数に
等しい）。
を連取できる（ここにＮは用いられるクロック相の数で
あり、笛１図の回路において操作される入力信号の数に
等しい）。
以上本発明の原理を特殊の装置に関連して説明したが、
この説明はその１夾施例を示すにすぎず、本発明はその
目的および特許請求の範囲に述べられた範囲において他
の実施例が考えられることは勿論である。
この説明はその１夾施例を示すにすぎず、本発明はその
目的および特許請求の範囲に述べられた範囲において他
の実施例が考えられることは勿論である。
第１図は本発明の原理によって複数の受信信号の正確な
釧庸時刻指示を提供する装置のブロック図、第２図は第
１図の回路の要部の波形図である。 〔符号の説明〕 １〜４・・・ザン／リング回路、５・・・多相タロツク
発生器、６〜９・・・遅蝋回路、１０〜１３・・相関器
、１４・・・加算回路、１５・・基準信号シフトレノス
タ、１６・・・伯月シフトレノスタ、１７・・・排他的
論理第１ゲート、１８・・・加算回路。 １！１．’Ｆ余内 （１５） ２４７−
釧庸時刻指示を提供する装置のブロック図、第２図は第
１図の回路の要部の波形図である。 〔符号の説明〕 １〜４・・・ザン／リング回路、５・・・多相タロツク
発生器、６〜９・・・遅蝋回路、１０〜１３・・相関器
、１４・・・加算回路、１５・・基準信号シフトレノス
タ、１６・・・伯月シフトレノスタ、１７・・・排他的
論理第１ゲート、１８・・・加算回路。 １！１．’Ｆ余内 （１５） ２４７−
Claims (1)
- 【特許請求の範囲】 １、Ｎ個の受信信号（ここにＮは１よりも大きい整数）
に対する正確な到着時刻指示を行なう装置であって、 前記Ｎ個の信号のそれぞれに応答するＮ信号チャネルの
おのおのが、 前記Ｎ個の信号に関連するあらかじめ決められたサンプ
ルを提供するだめの第１の手段と、前記あらかじめきめ
られたサンプルを基準信号と相関させるために前記第１
の手段に結合する第２の手段と、 前記第２の手段のおのおのに結合して前記第２の手段の
おのおのの相関出力信号を集積して前記Ｎ個の信号の前
記到着時刻の指示を提供する第３の手段と からなることを特徴とする受信信号の到着時刻指示装置 ２、前記第１の手段のおのおのが 前記Ｎ個の記号の関連する１つとＮ位相クロックのあた
えられた１つを受信し、前記Ｎ位相クロックのおのおの
があたえられた時間間隔にわたって一様に分布されあら
かじめ定められた異なる時間において前記Ｎ個の信号の
ことなる１つをサンプリングするサンプリング回路と、 前記サンプリング回路に結合され前記サンプリング回路
の出力のおのおのを時間配列する遅延手段と を含むことを特徴とする特許請求の範囲第１項記載の装
置 ３゜前記第２の手段のおのおのが前記Ｎ位相クロックの
前記あたえられた１つによってクロックされる前記遅延
手段の関連する１つに結合するディジタル相関器を含む
ことを特徴とする特許請求の範囲第１項記載の装置 ４、前記相関器のおのおのが 前記基準信号を含む第１のシフトレジスタと、前記遅延
手段の前記関連する１つに結合し、前記遅延手段の関連
する１つの出力信号が前記Ｎ位相クロックのあたえられ
た１つによってクロックされる第２のシフトレジスタと
、 前記第１および第２のシフトレジスタのおのおのの各ス
テージに結合し、前記第１および第２のシフトレジスタ
の内容を比較して合成出力信号を発生する比較手段と を含むことを特徴とする特許請求の範囲第３項記載の装
置 ５、前記比較手段が前記第１および第２のシフトレジス
タの前記関連するステージに等しい数の複数の排他的論
理ダートを有しそれらの内容を比較し、前記ダートのお
のおのが前記合成出力信号の少くとも一部を発生するこ
とを特徴とする特許請求の範８第４項記載の装置 ６、前記比較手段がさらに前記複数の排他的論理ダート
に結合して前記合成田力信号を提供する第１の加算回路
を含むことを特徴とする特許請求の範囲第５項記載の装
置 ７、前記比較手段がさらに前記複数の排他的論理ダート
に結合する前記第３の手段の少くとも第１の部分が前記
合成出力信号の前記部分を加算して合成出力信号を提供
することを特徴とする特許請求の範囲第５項記載の装置 ８、前記第３の手段が前記第１の部分のおのおのに結合
して前記Ｎ個の信号の前記到着時刻の前記指示を提供す
る第２の部分を含むことを特徴とする特許請求の範囲第
７項記載の装置 ９、前記第３の手段の第１の部分と前記第３の手段の第
２の部分のおのおのが加算回路であることをＩＶｆ９と
する特許請求の範囲第８項記載の装置１０、前記第３の
手段が前記第１の加算回路のおのおのに結合され前記Ｎ
個の信号の前記到着時刻の前記指示を提供する第２の加
算回路を含むことを特徴とする特許請求の範囲第６項記
載の装置１１、前記第３の手段が前記比較手段のおのお
のに結合され前記合成信号のおのおのを加算し前記Ｎ個
の信号の前記到着時刻の前記指示を提供する加算回路を
含むことを特徴とする特許請求の範囲第４項記載の装置 （３） １２、前記第３の手段が前記ディジタル相関器のおのお
のに結合され前記Ｎ個の信号の前記到着時刻の前記指示
を提供する加算回路を含むことを特徴とする特許請求の
範囲第３項記載の装置１３、前記第３の手段が前記第２
の手段のおのおのに結合され前記Ｎ個の信号の前記到着
時刻の前記指示を提供する加算回路を含むことを特徴と
する特許請求の範囲第２項記載の装置 １４、前記ＷＩ３の手段が前記第２の手段のおのおのに
結合され前記Ｎ個の４Ｍ号の前記到着時刻の前記指示を
提供する加算回路を富むことを特徴とする特許請求の範
囲第１５記載の装置 １５、前記第２の手段のおのおのが前記Ｎ相りロ、りの
前記あたえられた１つによってクロックされる前記第１
の手段の関連する１つに結合されるディジタル相関器を
含むことを特徴とする特許請求の範囲第１項記載の装置 １６、前記相関器のおのおのが 前記基準信号を會むＭｌのシフトレジスタと、前記第１
の手段の前記関連する１つに結合し、（４） 前記第１の手段の関連する１つの出力信号が前記Ｎ位相
クロックのあたえられた１つによってクロックされる第
２のシフトレジスタと、 前記第１および第２のシフトレジスタのおのおのの各ス
テージに結合し、前記第１および第２のシフトレジスタ
の内容を比較して合成出力信号を発生する比較手段と を含むことを特徴とする特許請求の範囲第１５項記載の
装置 １７、前記比較手段が前記第１および第２のシフトレジ
スタの前記関連するステージに等しい数の複数の排他的
論理ダートを有しそれらの内容を比較し、前記ダートの
おのおのが前記合成出力信号の少くとも一部を発生する
ことを特徴とする特許請求の範囲第１６項記載の装置 １８、前記比較手段がさらに前記複数の排他的論理ゲー
トに結合して前記合成田力信号を提供する第１の加算回
路を含むことを特徴とする特許請求の範囲第１７項記載
の装置 １９、前記比較手段がさらに前記複数の排他的論理ケ０
−トに結合する前記第３の手段の少くとも第１の部分が
前記合成出力信号の前記部分を加算して合成出力信号を
提供することを特徴とする特許請求の範囲第１７頌記載
の装置 加、前記第３の手段゛が前記第１の部分のおのおのに結
合して前記Ｎ個の信号の前記到着時刻の前記指示を提供
する第２の部分を営むことを特徴とする請求 ２１、前記第３の手段の第１の部分と前記第３の手段の
第２の部分のおのおのが加算回路でおることを特徴とす
る特許請求の範囲第２０項記載の装置 ２２、前記第３の手段が前記第１の加算回路のおのおの
に結合され前Ｈｒ１個の信号の前記到着時刻の前記指示
を提供する第２の加算回路を含むことを特徴とする特許
請求の範囲第１８項記載の装置
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/512,810 US4559607A (en) | 1983-07-11 | 1983-07-11 | Arrangement to provide an accurate time-of-arrival indication for a plurality of received signals |
| US512810 | 1983-07-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051339A true JPS6051339A (ja) | 1985-03-22 |
| JPH0577990B2 JPH0577990B2 (ja) | 1993-10-27 |
Family
ID=24040674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59141566A Granted JPS6051339A (ja) | 1983-07-11 | 1984-07-10 | 受信信号の到着時刻指示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4559607A (ja) |
| EP (1) | EP0131262B1 (ja) |
| JP (1) | JPS6051339A (ja) |
| DE (1) | DE3484327D1 (ja) |
| ES (1) | ES8601599A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4660164A (en) * | 1983-12-05 | 1987-04-21 | The United States Of America As Represented By The Secretary Of The Navy | Multiplexed digital correlator |
| GB8628397D0 (en) * | 1986-11-27 | 1986-12-31 | Secr Defence | Digital correlator/structurator |
| FR2636758B1 (fr) * | 1988-09-16 | 1994-09-09 | Platon Jean Pierre | Procede et systeme de transmission par voie hertzienne de signaux permettant notamment a un vehicule de connaitre la distance le separant d'un obstacle potentiel |
| US5218562A (en) * | 1991-09-30 | 1993-06-08 | American Neuralogix, Inc. | Hamming data correlator having selectable word-length |
| US6175848B1 (en) * | 1996-11-21 | 2001-01-16 | Trimble Navigation Limited | Variable accumulation correlators |
| US6182237B1 (en) | 1998-08-31 | 2001-01-30 | International Business Machines Corporation | System and method for detecting phase errors in asics with multiple clock frequencies |
| EP1282258A1 (en) * | 2001-08-02 | 2003-02-05 | Mitsubishi Electric Information Technology Centre Europe B.V. | Method and apparatus for synchronising receivers |
| EP1496085A1 (en) * | 2003-07-07 | 2005-01-12 | Total Petrochemicals Research Feluy | Heat-sealable and peelable polyethylene films |
| SG137726A1 (en) * | 2006-06-06 | 2007-12-28 | Sony Corp | A method and apparatus for measuring distance between a target and a receiver in a ranging system |
| US9035820B2 (en) * | 2009-03-31 | 2015-05-19 | Nec Corporation | Measurement device, measurement system, measurement method, and program |
| FR2999298B1 (fr) * | 2012-12-10 | 2015-01-09 | Sagem Defense Securite | Procede et dispositif de determination du temps de propagation d'un filtre a ondes acoustiques de surface |
| US10656244B2 (en) * | 2016-04-08 | 2020-05-19 | General Radar Corp. | Reconfigurable correlator (pulse compression receiver) and beam former based on multi-gigabit serial transceivers (SERDES) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624843A (en) * | 1979-08-08 | 1981-03-10 | Fujitsu Ltd | Bit phase control circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3887918A (en) * | 1973-05-09 | 1975-06-03 | Itt | Multi-level digital coincidence detection |
| US4007331A (en) * | 1975-08-13 | 1977-02-08 | Bunker Ramo Corporation | Apparatus for demodulation of relative phase modulated binary data |
| US4007330A (en) * | 1975-08-13 | 1977-02-08 | Bunker Ramo Corporation | Method and apparatus for demodulation of relative phase modulated binary data |
| US4209835A (en) * | 1978-07-21 | 1980-06-24 | Hughes Aircraft Company | Pulse repetition interval autocorrelator system |
| JPS5596470A (en) * | 1979-01-19 | 1980-07-22 | Nec Corp | Compressing device of encoded pulse |
| US4283767A (en) * | 1979-05-03 | 1981-08-11 | Raytheon Company | Multiple correlator reference processor |
-
1983
- 1983-07-11 US US06/512,810 patent/US4559607A/en not_active Expired - Lifetime
-
1984
- 1984-07-05 DE DE8484107845T patent/DE3484327D1/de not_active Expired - Lifetime
- 1984-07-05 EP EP84107845A patent/EP0131262B1/en not_active Expired
- 1984-07-10 JP JP59141566A patent/JPS6051339A/ja active Granted
- 1984-07-11 ES ES534189A patent/ES8601599A1/es not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624843A (en) * | 1979-08-08 | 1981-03-10 | Fujitsu Ltd | Bit phase control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577990B2 (ja) | 1993-10-27 |
| US4559607A (en) | 1985-12-17 |
| EP0131262B1 (en) | 1991-03-27 |
| DE3484327D1 (de) | 1991-05-02 |
| EP0131262A3 (en) | 1986-12-03 |
| ES534189A0 (es) | 1985-10-16 |
| EP0131262A2 (en) | 1985-01-16 |
| ES8601599A1 (es) | 1985-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4559606A (en) | Arrangement to provide an accurate time-of-arrival indication for a received signal | |
| JPS6051339A (ja) | 受信信号の到着時刻指示装置 | |
| EP0379279A2 (en) | Data transmission synchroniser | |
| SU1264315A1 (ru) | Многофазный генератор тактовый | |
| SU559217A1 (ru) | Устройство регистрации моментов времени | |
| SU1651285A1 (ru) | Многоканальное устройство приоритета | |
| SU1420653A1 (ru) | Устройство дл синхронизации импульсов | |
| SU1495998A1 (ru) | Преобразователь кода | |
| RU2006938C1 (ru) | Интерполятор | |
| SU1283980A1 (ru) | Преобразователь последовательного кода в параллельный | |
| SU1481771A1 (ru) | Устройство дл контрол двух импульсных последовательностей | |
| RU1811003C (ru) | Устройство дл разделени импульсов | |
| SU1483637A1 (ru) | Преобразователь период -код | |
| SU982011A1 (ru) | Устройство дл вычислени взаимокоррел ционной функции импульсной последовательности | |
| SU1190502A1 (ru) | Устройство дл формировани импульсов разностной частоты | |
| JPH0697775A (ja) | デジタルマッチドフィルタ | |
| SU1256180A1 (ru) | Умножитель частоты следовани импульсов | |
| SU1418748A1 (ru) | Цифровой коррел тор дл обнаружени эхо-сигналов | |
| SU911526A1 (ru) | Устройство дл умножени число-импульсных кодов | |
| SU734662A1 (ru) | Устройство дл приема информации | |
| SU1084980A1 (ru) | Устройство дл преобразовани серии импульсов в пр моугольный импульс | |
| JPS6424535A (en) | Parallel processing type synchronizing word detector | |
| SU1438003A1 (ru) | Преобразователь двоичного кода во временной интервал | |
| SU1123087A1 (ru) | Умножитель частоты | |
| US5204885A (en) | Method and device for evaluating a digital signal using a digital counter with lsb signal separately applied to both counter and register |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |