JPS60501387A - 受信信号中の確率的情報を使用するデ−タ検出器 - Google Patents

Abstract

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Description

【発明の詳細な説明】 受信信号中の確率的情報を使用するデータ検出器光所見豊量 本発明はデータ・デコーダに、細目的には受信信号からの情報め抽出を容易にす るために受信信号中の確率的情報を使用するよう動作するデコーダに関する。

データ伝送システムにあっては、フェーディングを生しる伝送媒体それ自体の性 質ならびに該媒体を通して伝送されるときに信号」二に重畳されやすい雑音およ び干渉の性質により受信信号から情報を抽出することは困難となる傾向にある。

例えば、符号量干渉は隣接データ・ビットの情報を表わす状態を不明瞭とし、電 磁雑音バーストはデータ信号と組合わされてデータ信号部分−の伝送される本来 の２進情報状態を部分的または完全に変化させる。当業者にあっては上記状況の 下で動作して受信信号から同期情報および／または存意なデータ情報を抽出する 種々の技法が知られている。これら技法の内の幾つかを以下で述べるが、フェー ディング・チャネル、特にＦＭ変調が用いられているときには、これら技法は利 用出来る確率的情報を殆んど使用していないので、誤゛り率は極度に大きく、従 って迅速で有用な情報スループットは得られない。

力不コ（Ｋａｎｅｋｏ）の米国特許第３，３４１，６５８号は信号復元とデータ ・メソセージ情報復元を同期させる最尤技法の使用法を与えている。この方法で は整合濾波器、同期時点の事前確率の対数関数を表わす波形発生器、同期時点の 生起確率が大であるときに相関出力を増強するため前記波形発生器の波形出力を 相関濾波器出力に加える組合せ装置、および組合わされた出力が一定の検出レベ ルを越した時点を指示する検出器が使用されている。

ブラディ　（Ｒｒ’ａｄｙ　）の米国特許第３，６３３．１０７号は加算された タップ出力がクノプ信号の重み付けを行うタップ乗算器を制御するためにフィー ドバックされる空間グイバソティ・システムにおいてアナログ信号を処理するト ランスバーサル・フィルタを使用するダイバシティ無線受信器の適応信号ブロモ 、すを与えている。

イー・ジェー・アデオ（Ｅ、Ｊ、Ａｄｄｅｏ　）の米国特許第４．０２９，９０ ０号は自動車無線電話システム乙こおける雑音、フェーディングのあるマルチパ ス・チャネル用のタイミング復元システムの例を与えている。該特許の復元シス テムは近似ビット位相情報を抽出するのにアナログ技法を、そしてこの近似情報 からワード検出の同期情報を抽出するためにディジタル技法を使用している。

ゴーザン（Ｇａｕｚａｎ）の他の米国特許第４，２４２，７５５号は各々の到来 ビット信号の複数個のサンプルが取り出されるディジタル信号デコード用の装置 を与えている。これらサンプルは処理され華−ヒツト時間期間中に各々の“０゛ または“１″′のビット状態にあるサンプルの相対数を検出することにより２進 の“１”と０”のビットが識別される。

後置検出最大比信号組合せ装置では各々の受信信号枝路の出力において信号の重 み付ｉＪを使用することが知られている。重み付けはダブリュー・シー、ジェイ クス側、Ｃ，Ｊａｋｅｓ　）著′［マイクロ波自動車通信Ｊ　（Ｍｉｃｒｏｌｌ ａｖｅ　Ｍｏｂｉｌｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ　）　、ジョン・ジエー ・ワイレイ・アンド・サンズ、マサチューセソツ州リーディング発行、頁３９０ 〜３９５．１９７４年で述べられているように出力の信号対雑音比を尺度として 実行される。

衾肌勿叉１ 本発明に従い、複数個のデータ信号値は最も信頼度の高い情報を含むと考えられ るサンプルの復号効果を強化するために予め定められた情報利用基準に従って重 み付けられる。重み付けられたサンプルは予め定められた時間期間に渉って累算 される。データ情報状態はこの累算値から決定される。

一実施例にあっては、受信されたデータ信号の各ビットの複数個の重み付けられ たサンプルはその対数先度比に従って重み付けられ、信号のビット時間期間に渉 って算術的に累算されてそのデータ・ビットに対する値が決定される。

他の実施例にあっては、データ・メツセージの複数個の繰返し中のデータ・ビッ ト値の相応する受信した値は各ビットの受信時点における受信信号強度に従って 重み付けされ、重み付けられたビット振幅値は算術的に累算され、そこからデー タの２−進ヒノド状態が決定される値が生成される。

前述の型の累算、即ちビット期間内およびそのヒツトの予め定められた複数個の 繰返しにわたって行われる型の累算はまたそこから２進ビツト情報状態が決定さ れるデータ・ピント値を発生するのに有利に使用される。

図面の簡単な説明 本発明およびその種々の特徴、目的および利点の更に完全な理解は付図と関連し て以下の詳細な記述ならびに別記の請求の範囲を読むことにより得られよう。

第１図は本発明に従うデータ・デコーダを使用する無線受信器のブロック図であ り、 第２図はデータ・メソセージおよびワード・フォーマントを示す図、 第３閾は第１図で有用なデータ　デコーダのブロック図、第４図は第３図で使用 される翻訳メモリ用メモリマツプ、４ 第り図は第３図で使用されるアキュミュレータのブロック図、第６図は第３図の アドレス・デコーダおよび同期回路の更に詳細なブロック図、 第７および８図は本発明を記述するのに有用な一般化された先度特性、 第９および１０Ｍは第３図のデコーダ中のランダム・アクセス・メモリのメモリ ・マツプ、 第１１〜１８図は第３図のデコーダの動作を説明する流れ図である。

詳１騒ＯΔ灰 第１図には本発明が使用されている無線受信器の一つの型が示されている。該受 信器は１９７９年１月のヘル・システム・テクニカル・ジャーナル（Ｂｅｌｌ　 Ｓｙｓｔｅｍ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎａｌ　）　、第５８巻、第１号 の主題であるセル状、チャネル再使用、自動車無線電話システムで有用である。

図示の受信器はアール・イー・フィッシャ（Ｒ，Ｅ、Ｆｉｓｈｅｒ）著の前出の ヘル・システム・テクニカル・ジャーナルの頁１２３〜１４３に記載の「進歩し た自動車電話サービス：装置テストのための加入者セント」　（八ｄｖａｎｃｅ ｄ　ＭｏｂｉｌｅＰｈｏｎｅ　５ｅｒｖｉｃｅ：Ａ　５ｕｂｓｃｒｉｂｅｒ　Ｓ ｅｔ　ｆｏｒ　ｔｈｅ　Ｅｑｕｉｐｍｅｎｔ　Ｔｅ５ｔ　）と題する論文の第７ 図に示されている受信器と類似している。フィッシャの論文は自動車ユニット用 の受信器に′ついて述べているが、アンテナ・セル・サイトの固定局、即ち基地 局の受信器も本質的に同し機能を含んでいる。

無線周波（ＲＦ）増幅器１０は図示の如き受信器の無線周波部分で通常見出され る入力帯域制限を行うＲＦ利得機能を表わしている。ダウン・コンバータおよび 中間周波（ＩＦ）増幅器１１および局部発振器１２はＩＦ増幅の中間段と共同動 作する２段の周波数混合の典型的な動作を表わしており、信号を第２のＩＦ周波 数レベルに落し、その周波数レベルにおいてダウン・コンバートされた周波数の 全帯域から所望のチャネルを選択するのに第２のＩＦ帯域通過フィルタ１３が使 用されている。フィルタ１３からの出力信号は縦続接続された漸進的に飽和する 差動増幅器を含む対数型ＩＦ増幅器１６の入力に加えられる。ダイオード検波器 は各々の差動増幅器段の出力に接続されており、これら検波器からの出力は受信 信号強度インディケータ（Ｒ３ＳＩ）と名付けられた対数型増幅器出力電圧を提 供する回路網中で加算される。

Ｒ３Ｓ　Ｉ電圧は、受信号に対するアンテナ給電ＲＦ信号として測定された−１ １０〜−３０ｄＢｍのオーダの入力信号レンジにわたって比較的なめらかにかつ 単調に増加する信号である。このＲ３５Ｉ電圧は本発明に従ってデータ・デコー ダ１７の一方の入力に加えられると同時に本発明の説明には必要ないが前述のフ ィッシャの論文では論議されている他の機能を実現するために使用される。

フィルタ１３および増幅器１６からの増幅された第２のＩＦ倍信号リミタ１８を 通して周波数弁別器１９の入力に加えられる。

この弁別器は第２のＩＦ周波数、即ち第２のＩＦ周波数レベルの選択されたチャ ネルの中心周波数で動作する。弁別器１９からの出力信号は基底帯域周波数レベ ルにあり、回路２０を介してデコーダ１７のデータ信号入力に加えられる。弁別 器１９からの出力は通常の無線受信器機能に従って更に利用するためにブロセノ ザおよび論理ユニット回路２１に加えられる。デコーダ１７の出力はまた回路２ １に加えられ、データ・メツセージ情報をその論理ユニット部分に提供する。

前述のヘル・システム・テクニカル・ジャーナルで述べられているような型のセ ル状自動車無線電話システムでは、データ・メ。

ソセージはブランク・アンド・バースト技法と呼ばれるようになった技法により 音声チャネルで、あるいは時としてセント・アップ・チャネルと呼ばれるデュプ レックス制御チャネルで動作する無線トランシーバ　ユニットから送信される。

いずれの場合にも、自動車ユニットからデータ・メツセージは音声周波数帯域よ り上のど、ト速度においてデータ信号の短いバーストとして送信される。バース ト長は極めて短いので、トランシーバの音声チャネル・ユーザにより検出されな い。

無線周波チャネル上のデータは位相符号化、即ちマンチェスタ符号化される。こ の符号化のシステム標準は１０ｋ　ｂｉｔ／５ｅｃＯ伝送速度であり、従って各 ビット・セルの長さは１００μｓｅｃである。２進の“１”ビットはビット・セ ルの中央で低レベルから高レベルの変位を有する波形部分によって表わされ、２ 進の“０”ビットはビット・セルの中央で高レベルから低レベルの変位ヲ有する 部分によって表わされる。

第２図は図示のデコーダによって有利に処理される１つの型のデータ・メツセー ジを示している。このメツセージは典型例では３０ピノ］・の期間を存するプリ アンプル・ドツティング系列、即ち交互する“１”と“Ｏ”を含んでいる。この ドツティング系列に続いて１１ビットのバーカー（Ｂａｒｋｅｒ）ワード同期キ ャラクタが送られる。その後に７ビツトのディジタル・カラー・コート・フィ、 −ルド（これはシステムによって正当なメツセージと遠隔ユーザからの干渉によ って引き起されたメツセージを識別するのに使用される。）と４８ビツトのデー タ・ワードを５回繰返したものが続く。また第２図に示すように、各々の４８ビ ツト・ワードはメソセージ・スタート・ビットＦ、到来する付加的ワード数（Ｎ ＡＷＣ）を示す３ビツト、３６ビフトの情報フィールド、および１２ビツトのパ リティ誤り検出訂正バイトを含んでいる。各々の４８ビツト・ワードは５回繰返 される。

本発明の一つの特徴を示す第３図のデコーダは少なくとも１つの予め定められ利 用基準に従って受信したデータ信号を変形したものに重み付けを行い、この重み 付けを行ったものの平均をとり、その平均からディジクル・データ情報を抽出す る。重み付けは受信したデータ信号の各種変形の相対的有用度と確率的に関蓮付 けられた予め定められた基準に従って実行される。この確率的考虜には設計者の 目標に従って異なる重みを採用することが出来る。

しかし、本発明を説明するために比較的強い重みが付けられたものが示されてい る。

この場合には、２つの異なる型の重み付けの如きデコーダ機能およびデコーダ・ クロック制御用のディジタル位相誤差信号の抽出を実行するために適切なデコー ダーパラメータによって駆動されるメモリ翻訳を使用すると便ｆｌＪであること が知られている。メモリ型の関数発生器、即ち翻訳の１つの利点は該発生器が前 述の重み付けされたサンプル列を迅速な実時間ベースで発生できることである。

何故ならば指示された間数が要求される速度で再帰的に計算される場合には発生 することは困難だからである。

第３図において、弁別器１９からの導線２０上の到来アナログ・データ信号はア ナログ・ディジクル変換器２２に加えられる。該変換器においてアナログ信号は 主クロック２３　（このクロックの速度はデータ信号のビット速度より速い）か らの信号の制御の下で周期的にサンプルされる。例えば、図示の１０にビットの データ速度用の実施例にあっては、変換器２２はデータ信号を６４０ｋＨｚのサ ンプリング速度でサンプルし、それによってビット・セ８ ル、゛即ちビット時間当り６４サンプルが発生される。変換器２２は読み出し専 用メモリ　（ＲＯＭ）２７に供給されるクロック・アドレス当り２サンプルを発 生する。変換器２２は５ビツトの２進符号化されたザンプル出力ワードを発生し 、該出力ワードは相続く部分アドレス入力としてＲＯＭ２７に加えられる。付加 的な協同動作するアドレス入力は主クロック２３から加えられる到来データ・ピ ント速度の３２倍の速度で生起する５ビツトのクロック・ワードと導線２６上の モード制御ビットを含んでいる。

ＲＯＭ２７は２つのモード（探索およびロックの２モード）中の少なくとも２つ の機能を含むサンプル信号翻訳を実行するために使用されている。探索モードで 使用されているこれら機能の内の一方は直交受信機能の一部を実行することであ る。この直交受信機能によりデータ信号は同相、即ちデータ成分と直交成分に分 割される。これは受信データ・サンプル波に、ω−２πＦ　（Ｆ＝５０００、即 ち交番Ｏ１１ビット同期系列により正規ビット速度の２となる）を角データ・ビ ット速度として、ｓｉｎωｔおよびｃｏｓｉｎωｔを乗算することにより実現さ れる。探索およびロック・モードの両方で使用される（但し詳細特性は異なる） 付加的ＲＯＭ２７機能により同相、Ｈｖちデータ・サンプル列と直交、即ち１次 微分サンプル列は重み付けられ、そのある中間振幅領域が増強される。この増強 により大振幅および小振幅領域の復号効果が制限されるのでＲＯＭ２７は“制限 ”ＲＯＭと呼ばれることがある。

以下で述べる１つの実施例では、この制限は信号伝送チャネルの既知の特性なら びにこれら特性が受信デご夕信号の符号量干渉に及ぼず影響を考慮に入れて受信 データ・サンプルを確率的に、即ち最尤的に重み付けることに基づいている。

ロック・モード振幅増強、即ち制限機能の目的は、データ信号サンプルを重み付 けすることにより正当な情報を含んでいることが最も確からしいデータ信号サン プル復号操作に対する効果を増すことにある。実行された重み付けはビット時間 の各々の所定の位相中の受信振幅と予め定められた振幅の類似度の関数として決 定される。ここで予め定められた振幅とは同し２進型のヒツトが雑音または他の 擬伯注入歪の無い状態で同一通信路を正規の減衰、　および信号処理（例えば増 幅、濾波および等化）のみが加えられて送信された場合に生しるであろう振幅の ことを言う。探索モードにあっても、操作は周波数変調の効果であるバクリック ”が抑圧されるという点では類似しているが、制限操作はクロック位相とは独立 である。

第４興はモード、データおよびクロック忠アドレス回路と関連したＲＯＭ２７の メモリ・マツプを示す。ＲＯＭ２７は以下で述べるように前述の探索モードおよ び口・ツク・モード操作に対するサンプル振幅値を表わす翻訳ワードの別個の組 を記憶している。

各々の翻訳値は第４図に示すように真のデータ値と直交値を含むワード対である 。以下で明らかとなる理由により、これら値は１つのデータ・ピント期間の３２ のサンプル位相の各々に対しこのような値の異なるブロックが存在するよう配置 されている。ワード対の別個の３２ブロツクの組が探索モードおよびロック　モ ードの夫々に対して提供されている。先に概略を述べたようにこれら翻訳値の機 能は入力データ信号サンプルを真および直交データ値の相応する組に変換するこ とであり、これら真および直交データ値は最も良く有用な情報を表わすと考えら れる受信信号振幅の復号効果を増強するか、または逆に有用な情報を表わすとは 最も考えられない振幅の効果を制限するよう重み付けされる。

ＲＯＭ２７中の重み付けられたデータおよび直交サンプルは位相情報を抽出する のに使用される。この位相情報は探索モードにあっては局部主クロック２３の位 相を到来データの位相にロックし、その後ロック・モードにあってはこのロック された位相関係を追尾するのに使用される。データおよび直交サンプルの夫々の 列は異ったアキュミュレータ２８および２９に加えられ、該アキュミュレータに おいて該サンプルは相続く期間（各期間は受信データ・ビット期間幅に等しい） 累算される。このようにしてデータ・アキュミュレータおよび直交アキュミュレ ータの出力は各々の受信データ・ビットに対し５ビツトのディジクル値を与える 。

アキュミュレータ２８および２９の出力はデータ・ハス３４を介してプロセッサ ３゛１に加えられ、プロセッサ３１において累算されたピント値は更に累算され るか、以下で述べる仕方で処理されて逆正接ＲＯＭ３０と関連して使用され、受 信データとデコーダ・クロック・システムの動作の相対位相関係が得られる。

プロセッサ３１は例えばウェスタン・エレクトリック・カンパニ製のＢＥＬＬＭ ＡＣＴＭ　−８マイクロプロセツサ２１２シリーズ（これに関しては例えばジェ ー・ニー・クーパー（Ｊ、Ａ、Ｃｏｏｐｅｒ）　等０：）「通信用ＣＭＯＳマイ クロプロセッサＪ　Ａ　ＣＭＯ５Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｆｏｒ　Ｔｅｌ ｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ　Ａｐｐｌｉｃａｔｉｏｎｓ　）　１９７７年 アイ・イー・イー・イー・インタナショナル・ソリッド・ステート・サーキット ・コンファレンス、頁１３８〜１３９で述べられている）の如き当業者にあって は周知の高速マイクロプロセッサの１つである。

このようなマイクロプロセッサの他の例としてザイログ社のＺ８０００マイクロ プロセッサ、モトローラ社のＭＣ６８０００マイクロ１０セツサ、およびディジ タル・ユクイ／プメント社のＤＥＣＬＳＩ］］マイクロプロセッサがある。これ らは十分速度が速く、複数チャネルに対してサービスを提供するためにデコーダ を時分割で動作するよう制御することが出来る。これらプロセッサおよびその使 用法は当業者にあっては周知であるので、本明細書ではデコーダの制御に必要な 面のみについて述べる。

プロセッサ３１はデータ・バス３４を介してデコーダの種々のデバイスと通信を 行う。デバイス選択はプロセッサ３１からアドレス・デコーダおよび同期回路３ ２　（これムこ関しては以下で述べる）に向っているアドレス・ハス３５によっ て実現される。プロセンサ３１はまたエネイブル信号と関連して使用される読み 出しおよび書き込み制御導線ＲおよびＷをこれらデバイスすべてに提供している 。プロセッサ・プログラムはアドレス・ハス３５とデータ・バス３４の間に位置 するプログラムＲＯＭ２４中に存在する。ＲＡＭ３６およびバイボート・メモリ ３８−もアドレス・ハス３５とデータ・バス　３４の間に位置する。

第３図の一般的説明を行う前に、第５図に詳細に示すアキュミュレータ２８およ び２９について考えると有効である。各アキュミュレークは図示の如（構成され ている。ＲＯＭ２７からの４ビツト・ワードは１０ビツト出力を有する全加算器 ４０の１つの入力に加えられる。この出力は第１のマルチビット・−ラッチ・レ ジスタ４１の入力がアナログ・ディジタル変換器２２を駆動するのに使用される 。６４０ｋｌｌｚの速度の王クロック２３からのクロック信号によってエネイブ ルされる毎に該第］のマルチビット・ラッチ・レジスタ４１に書き込まれる。こ のエネイブル用りｂツクはクロック２３からの３ビツト回線によってアキュミュ レークに周期的に提供される３つの信号の内の１つである。他の２つの信号は各 ビット時間の終りの時点で生しる１０ｋＨｚのクリア信号と各ビット時間の終り の時点で生しるが前記クリア信号よりわずかに進んでいる（即ち１ビツト位相速 度クロック周期だけ進んでぃ１２ る）アキュミュレーク・ランチ転送（ＴＡＬ）信号である。う。

チ出力の１０ピノＩ・全部が加算器４０の第２の入力にフィートハックされてお り、これら１０ビツトの内の上位８ビツトはマルチプレクサ４２の入力に加えら れる。各ピント・セル、即ちビット時間の終了時点において、クリア信号はラッ チ４１をり、リアし、それによって新しいビット時間の累算を開始できるように なる。

マルチプレクサ４２はラッチ４１の出力またはデータ・ハス３４からのスナップ ・ショット・サンプルを第２のマルチビット・ラッチ４３の入力に加えるべ（２ 進選択信号によって制御される。

選択信号はＴＡＬパルスの負に向うエツジがフリップ・フロップを七）卜す為毎 にセット・リセット・フリップ・フロップ４７のＱ出力から提供される。この選 択によりラッチ４１の出力がサンプルされる。次に来るクリア・パルスはフリッ プ・フロップ４７　′をリセットし、それによって他のすべての時刻においては データ・ハス３４上の信号状態がマルチプレクサ４２を通してう、チ４３２こ加 えられる。ラッチ４３はＴＡＬ信号が正となったときデータ・ハスからの信号を ロードするべくエネイブルされる。ラッチ４３はプロセッサ３１からのＷＲＩＴ Ｅパルスと同期回路３２からのエネイブル信号が一致することに応動してロード される。プロセッサ３１からデータを受信し、プロセッサ３１にデータを送信す る第３図の他の回路も同様にプロセッサ３１からのＲＥＡＤまたはＷＲＩＴＥ信 号に応動する。

う・イチ４３からの８ビツトの出力は連続的に得られる。これら８ビツトの内の 上位５ビツトは同様に夫々２つのアキュミュレータから逆正接ＲＯＭ３０の異な る入力に加えられる。データ・アキュミュレータ２８からの同じ５ビツトはまた 以下で述べるＲ３５Ｉ　ＲＯＭ３９の入力に加えられる。８ビット全部はトライ ・ステート・バッファがＲＥＡＤ信号と第３図のアドレス・デコーダおよび同期 回路３２からの信号の一致によってエネイブルされるとき該バッファ４６を通し てデータ・バス３４に加えられる。

第６図はアドレス　デコーダおよび同期回路３２の詳細を示している。プロセッ サ・アドレス・ハス３５からの上位１２ビツトはアト゛レス・デコーダ４９に加 えられ、該デコーダ４９はその出力導線の相応するものを活性化し、デバイス・ エネイブル信号ｅｎをＲＡＭ３６またはＲＯＭの相応するところに提供する。ア ドレス・ハス３５からの付加的な下位３ビツトは“３−８の内の１つ”デコーダ ５０に加えられ、該デコーダはデコーダ４９からの入／出力（Ｉ　１０）制御ビ ットにエネイブルされたとき、レジスタ、アキュミュレータ、ラッチおよびクロ ックの如きプロセッサＩ１０と関連するデバイスに対し相応するデバイス・エネ イブルｅｎを提供する。

デコーダ４９のＩ１０ビットはまたＡＮＤゲート５１にも加えられており、該ゲ ートは該ビットとアドレス・ハス３５上の予め定められた導線上に提供されてい る同期ビットが一致したときに活性化される。ゲート５１が活性化されるとその 出力はエツジ・トリガ・フリップ・フロップ５２をセットし、何らかのＩ１０操 作が実行中であり、更なる処理は一時的に停止すべきことを指示′するＷＡＩＴ 信号をプロセッサ３１に提供する。現在のビット時間セルの終了時点において、 前述のクリア信号はフリップ・フロプ５２をリセットし、ＷＡＩＴを除去する。

第３図のデコーダ動作の探索モードにあっては、交互する２進の０および１のピ ントより成るドツティング列がデータ・メツセージに対するプリアンプルとして 使用されることになっている。

４ 従ってアキュミュレータ２８および２９の前述の処理によりこの場合には位相誤 差が生じていることを表わすデータおよび直交サンプル累積が発生される。逆正 接ＲＯＭはこのサンプル累積によりアドレス指定されるとディジクル表現された ラジアンで表わした相応する位相誤差値を発生させる翻訳を提供する。探索モー トにおいてドツティング状態が検出されるが、または追尾モードのときは周期的 に、プロセッサはアキュミュレータ出力の累積値をマルチプレクサ４２およびラ ッチ４３を通して夫々のアーキュミュレータに戻す。それと同時に、プロセッサ ３１は逆正接ＲＯＭ３０の出力をエネイブルし、該逆正接ＲＯＭ３０はこれらア キュミ風レークの出力の組合せによりアドレス指定される。

尤度ＲＯＭ、即ち制限ＲＯＭ２７と密接な関係を有している逆正接ＲＯＭ３０は 同じ探索／追尾アドレス線２６によって選択される探索および追尾モード用の別 個の表を含んでいる。いずれのモードにあっても、逆正接ＲＯＭ３０は直接表を 引くことによって２変数の関数を計算する。探索／追尾線２６に加えて、そのア ドレスはデータ・アキュミュレータ出力からの上位５ビツトと直交アキュミＪ、 レーク出力からの上位５ビツトより成る。

探索モードにあっては、逆正接ＲＯＭは到来データ流と主デコーダ・クロックの 位相差を計算するのに使用される。このモートにあってはクロックは公称データ 周波数で自由発振しており、予め定められた位相関係は存在しないことに′注意 されたい。

ロックモードでは逆正接ＲＯＭ３０は各ビット・セルに対するデータおよび直交 アキュミュレータの出力を使用して位相誤差の推定値を計算する。

一度ド、ティングが計算されると、プロセッサ３１は２ビツトラツチ３３のモー ド制御ビットの状態を変化させ、モード切換え情報を制限機能ＲＯＭ２７および 逆正接ＲＯＭ３０に供給する。

プロセッサ３１はまた同期回路３２をして各ビット時間に１回、データ・ハス３ ４を介して第３図の受信信号強度を指示する（Ｒ３ＳＩ）重み組合せＲＯＭ３９ にデータ・アキュミュレーク２８の出力を加えさせ、それによって該ＲＯＭ３９ に部分的なアドレス情報を提供する。残りのアドレス情報は第１図の増幅器１６ からのＲ８５Ｔアナログ信号の各ビット時間中のディジタル表現形態で供給され る。Ｒ３Ｓ　Ｉアナログ・ディジ多ル変換器およびラッチ５３は該アナログ信号 に応動し、クロック２３がらの各々データ・ビット速度クロック・パルスの発生 時に内部の８ビツト・ランチ・レジスタ中にサンプルして取り込まれるディジタ ル表現を発生する。ディジタ）ｂ−ＲＳ　Ｓ　Ｉ信号の上位７ビツトは、変換器 およびランチ回路５３が同期回路３２によってエネイブルされる毎にＲＯＭ３９ をアドレス指定するのに使用される。８ビ７ト・う、チの全出力は信号強度測定 および本発明とは直接関係ない他の目的のためにハス３４上に読み出される。

組合せＲＯＭ３９中においては、各々のデータ・ビットの値はその時点における 受信器の受信信号強度に従って重み付けされる。

ＲＯＭ３９の出力は各ヒント時間において同期回路３２のエネイブル出力によっ てサンプルされ、データ・ハス３４を介してプロセッサ３１に加えられる。プロ セッサ３工はロック・モートにあっては語同期符号が存在することをバーカー同 期文字の生起を検出し、ディジクル色符号（Ｄ　ＣＣ）ビット系列を検出するこ とによって確認する。これによってデーターメソセージの開始が指示され、う、 チ３３においてはビジー−マイドル信号（Ｂ／Ｉ）ビットは変更され、第１図の プロセッサおよび論理ユニット２１にチャネルがビジーであることが告知される 。プロセ・２すは各デ１６ −タ・ワードの夫々のビットに対し、それを複数回繰返したものの重み付けられ たビット値を夫々別個に累積し、ランダム・アクセス・メモリ　（ＲＡＭ）３６ 中に記憶する。

図示の実施例では、各データ・ワードが５回繰返して使用されるものと仮定して いる。前述の如く５つの重み付けられたディジタル・ビット値が累算されると、 この累算値の符号ビットが受信データ・ビットの最尤２進信号状態として採用さ れる。このように累算されたデータ信号の符号を採用することは複数個の信号の 平均をとる効果を有している。何故ならば、累算された要素の各々はその最終結 果に対して夫々の振幅の関数である寄与をするからである。従ちて累算は平均操 作と考えることが出来、その平均の結果からデータ情報を表わす信号状態が決定 されることになる。

次に符号２進ビツト値は８つの相続く５ビツトの値の累算から８つの前述の値が 選択されて１つのワードが形成された後に、データ・バス３４を介してバイボー ト・メモリ３８に加えられ、それにより該メモリ３８から図示のデコーダを含む システムの回路制御装置（図示せず）によってビット値が抽出出来るようになる 。

デコーダにより発生される復号された２進ビツトの振幅情報はプロセッサ３１の 如きマイクロプロセッサの援助の下で発生され、典型例では各ビットの信号振幅 を表わすマルチビットの２の補数の整数として表現される。２の補数により符号 を表わしているので、この整数が負であると、相応するメソセージ・ビットは２ 進の“１″、と定義される。一方、整数が０または正であると、メ。

セージ・ビットは２進の０であるものと仮定される。

以下では第３図のデコーダのプロセッサ制御動作について更に詳細に述べる。プ ロセッサ３１は（図示しない回路によって）デコーダを使用しているシステムの セル・アンテナ・サイト、即ち基地局制御装置の如きホスト・プロセッサ（図示 ゼず）と相互作用する。この相互作用は本発明を構成しない従来の型の王プログ ラムによって支配される。従って以下で述べる事柄はこのような主プログラムか ら呼ばれるデコート・ルーチンにのみ関係する。

該ルーチンは逆方向セットアツプ・チャネル、即ち自動車無線電話システムにお ける自動車ユニットからセル・サイトにおいて受信されるメツセージに対して使 用されるセットアツプ、即ち制御デュプレックス・チャネル部分で有用なルーチ ンである。当業者にあっては周知のプログラム制御機能として種々のタイマおよ びカウンタに対し異なる定数を与えることによりＲＯＭ２７．３０または３９の 内容を変えることなく他の型のデコード操作を行うようデコーダを切換え得るこ とは明らかである。

プロセッサ３１はＲＡＭ３６中において種々のプロセッサ機能を使用するために 割当てられているロケーションを制御する。これらロケーションは探索およびロ ック・モードの夫々に対し第９図および１０図に示すＲＡＭ３６の部分メモリ・ マツプ中に示されている。多数のレジスタ、カウンタおよびタイマが存在するが 、それによって既に概説し、以下で詳述する仕方？デコーダが動作することを可 能とする。デコーダの動作は第２図に示すデータ・メツセージおよびワード　フ ォーマットを熟考することにより明ＲＡＭ３６中のレジスタを含んでいる。下側 部分はプロセッサ３１およびＲＡＭ３６の外部にあるが、ＲＡＭ３６中のレジス タに対するのと同等の仕方でプロセッサ３１のメモリ・アドレス空間中に表わさ れている他のハードウェアを含んでいる。これら外部レジスタは物理的にはＲＡ Ｍ３６のハードウェア中に存在しな８ いことを示すために第９図においてはＩｌｏと名付けられている。

０〜１４と名付けられたすべでのレジスタはデコーダ動作過程の任意の所定の時 刻において２つの異なる方法の内の一方の方法で使用される。数字の前にａなる 文字が付けられている場合には、その下位８ビツト・バイトのみが使用されてい ることを示す。数字の前にｂなる文字が付けられている場合には、レジスタの８ ビア）・バイトの両方が関係する特定の機能で使用されることを示す。同し記法 が第１０図のロック・モード・マツプでも使用されている。

プロセッサ３１は受信データ・メソセージを検出　復号するべくデコーダ１７を 制御している間再帰的に動作する。この過程が第１１〜１８図に示されているが 、これは本発明を理解するのに役立つであろう。実際のデータ検出および復号に 必須のタイマとは異なるシステム動作の無矛盾性をチェ７りするようなタイマの 如き多くのいわゆる「ハウスキーピング」機能と関連する部分は読者が本発明を 理解するのを容易にするために除去しである。

第１１図は単一メンセージを復号するための再帰過程のフローチャートである。

初期化およびドツティング検出器闇値（ＤＤＴ）テストを含むドツティング検出 はクロック２３の初期設定と共に第１２および１３図に示されている。第１４図 はバーカー検出器およびそこに含まれる時間切れテストと、時間切れの場合の初 期状態へのループ・バンクを示している。第１５図に示すようにその後ＤＣＣテ ストが行われ、誤り限界を超すと初期状態にループ・バックされる。第１６図に はデータ収集が示されており、このデータ収集およびＤＣＣ検出ルーチンは第１ ８図のクロック更新ルーチンを使用する。最後に、メツセージＢＣＨ（誤り検出 および訂正符号）がヂエノクされ、第１７図に示すように、メソセージはハイボ ート・メモリに送られる。（但し場合に応して、Ｂ　ＣＨが　満されなかったこ とを示すマークＵ　Ｂ　ＣＨが付けられて送られる。） 復号過程は第９図の探索モード・メモリ・マツプを使用して第１２および１３図 の“ドツティング検出”ルーチンから開始される。このルーチンはデータ・メソ セージ・プリアンプルを示す交互する２進の１と０が連続するかどうか到来信号 流を調べるよう設計されている。最初にプロセッサ３１の復号サブプログラムと 関連する前述のタイマ、レジスタおよびメモリが初期化される。

ＲＡＭ３６中の第９および１０図に示す全てのバッファはＯとされ、ラッチ３３ 中のビジー／アイドル・ビットは例えば関連するデータ・エンコーダ（図示せず ）に信号を提供するためにアイドル状態にセットされ、それと同時にラッチ３３ のモード・ビットは探索モード状態にセットされる。第９図のＲＡＭ３６中のロ テート・バッファ、タイマおよびカウンタは当業者にあっては周知の如く夫々の ロケーションの名称に相応するプロセッサ３１の機能を実行した結果を記憶する メモリ・ロケーションより成る。

（過程を示すフローチャート中でＤおよびＱと名付けられている）データ・アキ ュミュレータ２８および直交アキュミュレータ２９はラッチ４３に転送されたラ ッチ４１の内容を有している。その後、ラッチ４３はプロセッサの介入なしに、 ここで例として示したデータ速度の場合には１０ｋＨｚの速度で、再帰的にクリ アされる。

ビット同期ドツティング系列を形成する交互する１とＯのビット・パターンによ り、ドツティング検出ループは２ビツト時間の整数倍の時間を有していなければ ならないが、ここで述べる実施例ではドツティング検出ループは４ビツト時間の 整数倍の時間に２０ わたって動作するようになっている。

第１２図に戻ると、プロセッサ３１は“同！！、Ｊｌ読み込み”を行い、該“同 朗読み込み”期間中第６図に示す回路は最初マスク・クロックによって現在のビ ット・セルの完了が知らされるまでプロセッサの動作を遅延させる。その後ＷＡ ＩＴ信号が除゛去され、プロセッサは以前に要求していた情報をすべて読み込む 。

ビ・ノド・セルの終りに到達すると、以前ループ２４ビツト期間中に記憶され（ レジスタｂ９によって指示され）でいる再循環バッファの内容はレジスタｂ６お よびｂ７から減算される。このようにして、ｂ６およびｂ７中の残りのデータは ループの現在のパスの開始時点に先行する２４ビツトのみからの結果を表わす。

次にレジスタｂ４およびｂ５の内容はく古いデータの代りに）前出の再循環バッ ファ中の（ｂ９によって指示される）同じ場所に記憶され、再循環バッファのア ドレス・ポインタｂ９は２位置進められる。この進歩操作によりｂ９が再循環バ ッファの゛先頭アドレスを越した点に達するとｂ９はバッファの基本アドレスに リセットされる。このようにしてバッファ空間は再使用され、該バッファは環状 バッファとして機能する。

このビット時間の最後のステップはレジスタｂ４およびｂ５をに再初期化するこ とである。ここで−Ｄおよび一〇は直前のビットに対するデータおよび直交アキ ュミュレータの反転された出力であ゛す、該出力はビット終了信号ＴＡＬによっ て自動的に両方のアキュミュレークの内部にあるラッチ４３（第５図）に転送さ れる。

これによりプロセッサは再び同期読み込みを実行し；ビット期間の終了時点にお いてリセットされていたＤおよびＱアキエミュレータ２８および２９の新しい出 力がレジスタｂ４およびｂ５の内容に加算（第１３図）され、その和はレジスタ ｂ４およびｂ５に戻される。データおよび直交アキュミュレータの現在の出力で あるＤおよびＱは、プロセッサ３１が（最も最近の同期読み込みを完了する以前 および完了するまで）前述の動作を行っている間に、アキュミュレータ２８およ び２９の加算器４ｏおよびラッチ４１によって発生される。第３のクロック・サ イクル（即ち１００μｓｅｃビツト期間）中、プロセッサ３１はビット動作が完 了するまで遅延するべく同期読み出しを使用し、ビット動作の完了後新しいＤお よびＱアキュミュレータ出力はレジスタｂ４およびｂ５の以前の内容から減算さ れる。

第４クロツク・サイクルまで遅延するために同期読み込みを使用した後に、Ｄお よびＱアキエミュレータ２８および２９の内容は累算レジスタｂ４およびｂ５中 に加算される。ハードウェア・アキュミュレータ２８および２９の内容はそれ自 身夫々レジスタｂ４およびｂ５の内容に（がら）交互に加算および減算されるこ とによって累算される。この時点におい士、第１３図に示すように、レジスタｂ ４およびｂ５の内容はＲＡＭ３６の第９図のマツプ中のアキュミュレータ・レジ スタｂ６およびｂ７中に加算され、受信データ信号の２８ビツト時間期間を有す る累算値が形成される。この付加的な累算は以下で述べるようにドソ与イングの テストの便宜上実行され、それによって「古い」データは容易に和から除去され る。

ハードウェアで与えられるデータおよび直交累算結果を（中間レジスタｂ４およ びｂ５によってｂ６およびｂ７カ哨える）ソフトウェアによる累算結果に（がら ）交互に加算および減算を行う２ 操作はピノＩ・同期系列の交互するｒＯＪと「１」と整合している。

説明の便宜上局部クロックはデータと位相が一致しているものと仮定すると、「 ０」ビットはデータ・アキュミュレータ２８からの典型的な出力−４３を与える 。同様に、「１」ビットは＋４３なる出力値を与え、加算・減算ビット対１サイ クルの結果、ソフトウェア・データ累算値は平均として４３−　（−’４３）　 、即ち８６変化することになる。しかし、受信器からの信号が雑音であると、出 力はランダムに小さな値をとり、交互する加算・減算を行っても急速には増加し ない。同様に、ドツティング以外のデータ系列が受信されると、隣接する等しい ピノｌ−（例えば２つの［ＩＪ）が存在すると相殺が生し、従って系列は急速に は増加しない。

次に累算レジスタｂ６およびｂ７の内容は二乗され、夫々の二乗は加算される。

その和は予め定められたドツティング検出器闇値ＤＤＴに等しいかまたは大であ るかどうかがテストされる。この闇値は少なくとも予め定められた数（例えば１ ５）のドツティング・ビットが受信されたときにＤおよびＱアキュミュレータの 出力の二乗和がとるであろう値を近偵するものである。この予め定められた数は デコーダを駆動する受信器回路の全体としての感度に依存し、雑音による「誤動 作」　（これはＤＤＴが下げられるとより多く生しる）と正当なドツティング系 列を見逃すことの妥１４点と関係している。二乗の和が闇値に等しくないがまた は闇値より大でないと、ドツティングが未だ検出されていないと仮定され、過程 は新しい第１のクロック累積の開始点において第１０図の１１ソティング検出ｊ 点にループ・ハックされる。しかし二乗の和が予め定められた闇値より大である が等しいと、ドツティングが存在するものと仮定される。

ここで和が闇値を越すが等しいと仮定すると、レジスタｂ６およびｂ７の二乗さ れていない内容を夫々ＤおよびＱアキエミュレータ２８．２９に返送することに より位相誤差が計算される。累算値は同期回路３２から工フイブル信号と関連し て逆正接ＲＯＭ３０から相応する位相誤差信号θを読み出すのに使用される。

ＲＯＭ３０の出力はプロセッサ３１を通し、位相誤差レジスタａ４を介して主ク ロック２３に転送される。同期書き込みによって現在のビットの終りまでプロセ ッサを待たせた後、先に説明したように、誤差信号はクロック２３に加えられ、 デコーダ・クロックは受信ヘースハント・データ信号と実質的に位相が一致する ようにされる。このとき、プロセッサ３Ｉはまた同期回路３２をしてラッチ３３ のモード・ビットを活性化させ、デコーダ動作がロック状態にあることを指示さ せる。（即ち探索／トラック信号を「トラック」にセットする。） トラッキング・モードにあっては第１０図に示すようにデコーダは以下でｉｆｆ べるようにハーカ系列（第１４図）、ディジタル色コード（ＤＣＣ）（第１５図 ）、およびデータ（第１６〜１７図）を探す。しかしこれらの操作期間中、プび セッサ３］は逆正接ＲＯＭ３０の出力を読み出すことにより受信データと局部ク ロックの間の位相関係を度々チェックし、その出力を以下で述べる仕方で濾波し 、該濾波された出方をクロック位相制御装置３７中で使用して主クロックをして 受信データをトラツキジグさセる。トラッキング・モードにあっては、チェック 操作ステップ（第１８図のクロック更新レーチン）は次の通りである。

（１）その主機能として、データ・アキュミュレータ２８は現在のピノ１−に対 する（スケーリングされた）対数先度比を発生ずる。

先に述べた如（、これは現在のビット期間中乙こ取り出された個々２４ のザンプルに対する先度比Ｉ−１，の和より成り、従ってビット・セルに対する 実際の対数先度比を近似している。

（２）直交アキュミュレータ２９は同様に同じビットに対する（スケーリングさ れた）対数先度比の時間微分を発生ずる。

（３）　ビット・セルの終了時点において、両方の累算′値は自動的にアキュミ ュレーク出力うソチ４３に転送され、先に述べた逆正接ＲＯＭ３０に対するアド レス入力を形成する。

（４）第１８図のクロック更新ルーチンは例えばプロセッサが極めて忙しいワー ド処理の終了期間を除く殆んどのビット時間期間中呼び出される。クロック更新 ルーチンが呼び出されたビット期間中における該ルーチンの最初の操作はクロッ ク更新カウンタ・レジスタａ１２を減少させることである。ａ１２が正である（ 即ち最初の補正が早期に生起するようドツティング検出器の始動以前に１０に初 期化されている）とすると、Ｑレジスタは２が乗しられ、逆正接ＲＯＭ３０の制 限されたアドレス範囲がより良く使用されることになる。先のビット・セルから のＤおよび２倍されたＱ出力をアルレスとして使用することにより、逆正接ＲＯ Ｍ３０が読み出され、先のビット・セルに対する位相補正を出力する。

（５）読み出された位相補正は第１８図のレジスクｂ１３中に累算される。この 時点でクロック更新ルーチンは該ルーチンを呼び出した命令の次の命令に戻る。

（６）′他方、レジスタａ１２が０にカウント・ダウンされているかまたは負で あると、Ｑに２を乗じ逆正接ＲＯＭ３０の出力を読め出す操作はスキップされ、 プロセッサはそれ以前の典型例では５０ビットにわたってレジスタｂ１３中に累 算された位相誤差を除し、それ以前の５０ビツトの平均値を与えることにより濾 波作用を実行する。商の上位８ビツトは次に位相制御カウンタ３７中にセットさ れ、先に概説したように主クロック２３を徐々に調整する。次にカウンタａ１２ は５０にリセットされる。その後、先に述べたようにクロック更新ルーチンを呼 んだ命令の次の命令にループ　ハックする。この濾波操作に対して選択された５ ０ビツトという期間は最も深いフェーディングに対しても十分な長さであり、過 度の雑音を含むクロック更新信号を提供することと過度にゆっ（すした補正を行 うことの妥協点を成している。

トラッキング・モード操作の開始時点において第１４図に示すサブルーチンが開 始され、その間プロセッサ３１は受信されたドツティング系列の残りの部分を待 受けると共に予め定められた１１ビツトのバー力系列の生起を探す。このバー力 系列は受信されたデータ・メツセージに関してワード同期を形成するのに使用さ れる。第１のステップは第１０図のハーカ時間切れカウンタａ４により、その期 間中にデコーダがバー力系列を検出し得る最大時間が経過したか否かをチェック することである。この最大許容時間はチャネル上のトラフィックの性質および予 期されるデータ・ビット速度に応して変化する。例として示すデコーダては、こ の時間は逆方向上ノドアップ・チャネル−にの受信されたデータメツセージに対 し４０ビツト時間である。

最大時間が経過すると、プロセッサは第１２図のドツティング検出器ルーチンの 開始点に戻り、先に述べた仕方で再初期化を行していないならば、逆正接ＲＯＭ ３０の出力が位相誤差アキュミュレータ・レジスタｂ１３に加えられ、レジスタ ｂ８の内容は１ビツト左にシフトされ、該レジスタｂ８中にデータの値の符号が 収集される。Ｄアキュミュレ−タ２８の出力からのデータ・ヒ。

６ １・値はプロセッサ３１中に読み込まれ、該プロセッサ中で符号ビットがテスト される。符号ビットが“ｌ”であると、ｂ８の最下位ビットが“１”にセットさ れる。ｂ８の内容はｂ９中にコピーされ、その下位１１ビットＲＡＭ３６中のバ ー力系列の内容と排他的ＯＲがとられてバー力系列が受信されたが否がが調べら れる。

その結果はｂ６中に残り、ｂ９中において“１”の数が計数され、予め定められ た限界値と整合される。相続くビット期間中の比較結果の不整合数は計数され、 バー力系列を検出しないときに生し得る誤った受信の度合を制限するのに使用さ れる。デコーダ操作の異なる型に対し異なる回数の不整合誤差が許容されている 。

このようにして音声チャネルの逆方向部分に対して動作するデコーダに対しては ３つの不整合誤りの生起が許容されている。しかし、ある種の応用における音声 チャネル・フォーマットにおいては、バー力系列はデータの各繰返し毎に繰返さ れ、何回かの繰返しが累積されると、累積されたデータは全く誤りなくバー力系 列と一致するかどうか再びチェックされることに注意されたい。逆方向上ノドア ップ・チャネル・デコーダ操作の場合には、単一の不整合のみが許容される。

不整合計数値がテストされ、少なくともＮ個の誤りが生したとすると、該ルーチ ンがバー力系列を探索して時間切れのチェックを開始した“ハーカ系列初期化パ 点に再び戻る。しかし、任意の所定の比較操作を行った時点でより少ない誤りが 検出されると、バー力系列が生起したものと仮定され、実行中のデコーダ操作の 特定の型に従う操作がＷ、続される。ここで述べている実施例では、逆方向セソ トア・ノブ・チャネル・デコーダ操作が現在考察を行っているデコーダ操作であ るものと仮定している。槌って、操作の次のステップは、チャネル・七）Ｉ・が 再使用されているザービス・エリア中において、現在受信されているテーク・メ ツセージを送信した送信機によりどのチャネル・セントが使用されたかを示す７ ビノトのディジタル色コード（Ｄ　ＣＣ）の生起を探索するザブルーチンである 。

ＤＣＣ検出ルーチンが第１５図に示されている。最初のステップは第１０図に示 すようにレジスタａ１０をＤＣＣビット・カウンタとして−７に初期化し、ビッ ト累算レジスタａＱをクリアすることである。ＤアキュミＪ、レータ２８がらの 各々のビット累算出力はプロセッサ３１中に移動され、その符号ピノ１−はレジ スタａＯ中にシフトして加えられる。バー力系列に続く７ヒ／１・の値の符号ピ ントは受信器が使用するべく先に割当てられＲＡＭ３６中に記憶されているディ ジクル色コード（第１０図のシステムＤＣＣ）と比較され、現在考察の対象とし ているデコーダが設けられている特定のセル・サイトに対して受信されたデータ が有効であるか否かが指示される。

ディジクル色コードが有効でないと（単−誤りの「艮界を越えた場合、即ち有効 なコートであるためには７ヒｙ　ｈの内６ビ、７トが一致しなければならないが その限界を越した場合）、第１２図のＩ゛ノティング検検出ササフルーチン戻り 、再初期化され、再開始される。ＤＣＣが有効であると、ランチ３３のビジー／ アイドル・ビットはビジー状態にセｙ　ｌ・され、該状態を示すランチ出力は、 他の自動車ユニットに対し逆方向セットアツプ・チャネルがある自動車ユニット によりデータ伝送を行うため捕捉されたことを示ずべくセノＩ・アップ・チャネ ルの順方向側で返送されるよう符号器（図示せず）に加えられる。

更なる初期化が第１６図に示す如く実行され、デコーダを活性化してデータを収 集するためデータ・ワーＩ・の繰返しを処理する。

２８ 第１０図のマツプのＲＡＭ３６中に示すソフトウェア・ワード繰返しカウンタａ ＱはＯ計数状態に初期化される。現在のワードに対する“信号ビット値”バッフ ァの開始アドレスはレジスタｂ７中に記憶されている。次にこのアドレスはポイ ンタ・レジスタｂ６中にコピーされ、該アドレスは現在のワード内ｄビットのア ドレスとして使用される。ＲＡＭ３６中のソフトウェア・ビット・カウンタａ５ は４７計数状態、即ち第２図の比ワードのビット数より１少ない状態に初期化さ れる。

その後、Ｄアキエミュレータ２８から取り出された各々の４８ビツトの繰返しワ ードの相続くデータ・ビット値は（逆正接ＲＯＭに加えられる同しデータ・アキ ュミュレークの出力を介して）組合せ装置ＲＯＭ３９をアドレス指定するため、 デコーダと関連する受信器のアンテナにおける受信信号強度を指示するディジタ ル化された信号と関連して、使用する（Ｒ３ＳＩ）重み組合せ装置ＲＯＭ３９を 示す受信信号強度に自動的に転送される。

相応する重みの付けられたデータ・ビット値（以下ではＲＯＭ３９をアドレス指 定するのに使用されるメソセージ・ビットの重み付りられていない値と識別する ために“信号ビット値”と呼ぶことにする）が組合せｉｉＲＯＭによって発生さ れ、次いでデータ・バス３４を通してプロセッサ３１．に転送され、該プロセッ サで各々の重み付けられた信号ビット値はＲＡＭ３６のデータ信号ピノＢ１ｆｆ １ハソフア　（これはドツティング検出ループに入るまえに０に初期化されてい る）の夫々異なる整数フィールド中に加えられる。即ち、現在のビットに対する 信号ビット値はデータ信号ビット値バッファの内容に付加され、和はバッファの 同しロケーションに再び記憶される。このようにして５凹繰返えされたビット中 に含まれている情報を組合セることによって対数先度比が発生される。データ信 号ピノＩ・値バッファ・アドレス・ポンイタｂ６は進められ、ビット・カウンタ ａ５は凍しられる。

このように重み付けられたビット値の各々がこのように記憶されるとき、ピント ・カウンタの内容は負であるが否がが、即ち第２図に示す如き受信データの繰返 しを示す４８ピントが受信されたか否かがテストされる。ビット計数値が未だ負 でないと、第１６図中の先に述べた゛′クロック更新”ルーチンが呼び出される 。

次いで“ビット記憶”点に戻って現在のピント期間が終了するのを待つ。

ビット・カウンタａ５の内容の極性がテストされた第１６図の処理地点に戻ると 、負の極性は現在のビットが現在の４８ビ・７ト・メツセージ繰返しワードむ最 後のビットであることを意味する。

ワード繰返しカウンタａＯは歩進され、その内容が５に等しいが否かを決定する テストが行われる。未だ５に等しくないと、５回の繰返し系列は未だ終っておら ず、処理は、“ループ繰返し”点に戻り、重み付けされるべき新しいビットを待 機する。しかし、計数値が５なる計数値レベルに達すると、ワードに対する繰返 し系列の終了点に達する。

５つの繰返しが累算されるとき、総累算値の符号は受信データ・ワードの相応す るビット順にＲＡＭ３６の“バンクされたビット・バッファ”中のどノド位置中 にパンクされる（第１−７図）。このバッファのＦおよびＮＡＷＣフィールド（ 第２図）が検査され、メソセージ中に更なるワードがあると、処理は第１６図の Ｘに戻って新しいワード開始アドレスをｂ７中に配置し、新しいワードの処理を 開始する。４８ビツト・ワードがすべて受信されると、極性がテストされ、ハイ ボート・メモリ３６に転送される。

第１７図において、各ワード中の１２ビツトのＢＣＨ（ボース・０ シャウレンリ・ホノケンガーン、　ｌ１ｏｓｅ−Ｃｈａｕｄｈｕｒｉ　−＋１ｏ ｃｑｕｅｎｇｈｅｒｎｌｌ誤り検出および訂正符号（第２図のパリティ・ヒ・ノ ド）の有効性がテストされる。（即ち丁度今受信されたワードをテストしてその ワードが有効かどうか調べられる。）有効でないと、メソセージ中積 と共にハイボート・メモリ３８に加えられる。有効であると、受信された幾つか のワードの３６の情報ヒントを除くすべてのビットが除去され、これら情報ビッ トのみがバイポート・メモリ３８に加えられる。次に処理は主プログラムに戻る 。

本発明をその特定の実施例と関連して述べて来たが、当業者にとっては明白な付 加的な実施例および種々の変形ならびにその応用は本発明の精神および範囲の中 に含まれることを理解されたい。

Ｆ／Ｇ、２ Ｆ／に、４ Ｆ／６．５ ＦＩＧ、／θ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １、　各ビットが第１または第２の信号状態のいずれがで表わされる異なる信号 ビットの組合せによって信号情報を表わすヘースハンド・データを再生するデー タ・デコーダにおいて、少なくとも１つの予め定められた情報利用基準に従って ディジ・タル的に表現された信号情報の複数の変形の重み付けを行う手段（２２ ，２７）と、 該重み付は手段からの複数個の重み付けされた前記情報の変形の平均をとる手段 （２８，２９）と、および該平均をとる手段から発生された平均がら情報が表わ す信号状態を決定する手段（３１）とを備えたことを特徴とするデータ・デコー ダ。 ２、請求の範囲の第１項記載のデコーダにおいて、前記重み付りを行う手段は、 各々の受信された情報ビットの異なるビット時間位相中の複数個のサンプルを抽 出する手段と、 夫々のビット時間位相におりる夫々の振幅が有用な情報を表わす先度に従って前 記サンプルの重み付けを行う手段とを含み、前記平均をとる手段は、 前記平均値を発生させるため、前記サンプルの重み付けられた振幅の値を情報ビ ット時間にわたって累算する手段を含むことを特徴とするデコーダ。 ３、　請求の範囲の第１項記載のデータ・デコーダにおいて、前記ヘースハンド ・データは可変信号強度を有１．て受信される信号から抽出され、 前記受信された信号は前記ピント情報の複数個の相応する繰返しを含み、 前記重み付は手段は夫々の受信信号強度に従って前記ビット情報の繰返しを重み 付ける手段を含み、 前記平均をとる手段は予め定められた数の前記ビット情報の繰返しを受信するの に十分な予め定められた繰返し時間期間にわたって、各々の重み付けられた情報 ビット値を同じ期間中に受信された該ビットの他の繰返しの重み付けられた値の 累積値と共に累積する手段を含み、該期間にわたる累算は前記平均値に比例する ことを特徴とするデータ・デコーダ。 ４、請求の範囲の第１項記載のデータ・デコーダにおいて、前記ヘースバンド・ データは可変信号強度を有して受信される信号から抽出され、 該受信された信号は異なる時点において前記ビット情報の複数個の相応する繰返 しを含み、 前記重み付けを行う手段は、 各々の受信された情報ビットの異なるビット時間位相中の複数個のサンプルを抽 出する手段と、 夫々のビット時間位相における夫々の振幅が有用な情報を表わす尤度に従って前 記サンプルの重み付けを行う手段とを含み、前記平均をとる手段は情報ビット時 間にわたって前記サンプルの重み付けられた振幅器を累算する手段を含み、前記 重み付けを行う手段は更にその受信信号強度のそれぞれに従って前記繰返しの各 々の前記重み付けられた振幅値のビット時間累算値の重み付けを行う手段を含み 、前記平均をとる手段は更に予め定められた数の前記ビット情報の繰返しを受信 するのに十分な予め定められた繰返し時間期間にわたって、各々の信号強度によ って重みイ１けられた情報ビット値を同し期間中に受信された該ビットのすべて の他の繰返しの重み３３ 付けられた値の累算値と共に累算する手段を含み、該期間にわたる累算が前記平 均値であることを特徴とするデータ・デコーダ。 ５、請求の範囲の第１項記載のデータ・デコーダにおいて更に、前記重み付けを 行う手段は、 前記重なくとも１つの利用基準を決定するデコーダ信号パラメータおよび前記変 形の相応する１つによってアドレス指定可能なメモリ手段を含み、該メモリ手段 は前記パラメータおよびその変形の異なる値の夫々の組合せに相応する重み付け られた信号翻訳