JPS6049351B2 - Interrupt method of high-level data transmission control system - Google Patents
Interrupt method of high-level data transmission control systemInfo
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- JPS6049351B2 JPS6049351B2 JP52143414A JP14341477A JPS6049351B2 JP S6049351 B2 JPS6049351 B2 JP S6049351B2 JP 52143414 A JP52143414 A JP 52143414A JP 14341477 A JP14341477 A JP 14341477A JP S6049351 B2 JPS6049351 B2 JP S6049351B2
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Description
【発明の詳細な説明】
本発明は、ハイレベルデータ伝送制御手順（ＨＤＬＣ
）を採用したデータ通信システムにおける割込方式に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides high-level data transmission control procedures (HDLC).
) is concerned with an interrupt method in a data communication system that employs the following.
第１図はデータ通信システムの概要を示すものであつ
て、１は回線制御のチャネル、２はＬＡ−バス、３はラ
イン・アダプタ、４はＩ／０装置、 ５はモデム・アダ
プタ、６はモデムをそれぞれ示している。Figure 1 shows an overview of the data communication system, where 1 is a line control channel, 2 is an LA-bus, 3 is a line adapter, 4 is an I/O device, 5 is a modem adapter, and 6 is a Each modem is shown.
回線制御のチャネル１は、マイクロプログラム制御のも
のである。ライン・アダプタ３は１台の回線制御のチャ
ネル１に対して８台設置される。ライン・アダプタ３は
、送信が行われる場合には送信バッファが空であるか否
かを回線制−御のチャネル１に対して通知し、また、受
信の場合には受信バッファの全てのエリアにデータが格
納されたことを通知する。回線制御のチャネル１を効率
良く使用するためには、回線制御のチャネル１とライン
・アダプタ３間の情報のやり取りはフ出来るだけ少ない
ことが望まれる。 第２図は■几Ｃ（ハイレベルデータ
伝送制御手順）に用いられるフレーム・フォーマットを
示すものであつて、Ｆはフラグ、Ａはアドレス、ｃはコ
マンド、Ｄはデータ、ＦＣＳはフレーム・チエツク・シ
ーケンスをそれぞれ示している。Line controlled channel 1 is microprogram controlled. Eight line adapters 3 are installed for one line control channel 1. When transmitting, line adapter 3 notifies line control channel 1 whether the transmit buffer is empty or not, and when transmitting, it notifies channel 1 of the line control whether or not the transmit buffer is empty, and when transmitting, it informs all areas of the receive buffer. Notify that data has been stored. In order to use the line control channel 1 efficiently, it is desirable that the number of exchanges of information between the line control channel 1 and the line adapter 3 be as small as possible. Figure 2 shows the frame format used in ■C (high-level data transmission control procedure), where F is a flag, A is an address, c is a command, D is data, and FCS is a frame check. Each sequence is shown.
ライン・アダプタ３は、回線よりフラグ７Ｅ１６を受信
すると（ただし７Ｅ１６は托進数）、それ以後８ビット
単位でアドレスＡ１コマンドＣ，データＤを受信バッフ
ァに格納する。それと同時にＣＲＣレジスタにもアドレ
スやコマンド・データをセットして、ＣＲＣ演算を行う
。ライン・アダプタ３は、３２ビット●チェックのため
、４バイト分のバッファを有しており、４バイト目のデ
ータを受信した時に、上記バッファに格納されているデ
ータを先頭から順次バイト単位で回線制御のチャネル１
に対してバッファ●フル（ＢｕｆｆｅｒＦｕｌｌ）の割
込をかけている。なお、ＨＤＬＣでは、アドレスからＦ
ＣＳまでが３２ビット以上であるべきことが規約化され
ている。従来技術においては、ライン・アダプタ３は終
結フラグを受信した時、フレームが終結したことを割込
によつて回線制御のチャネルに通知し、回線制御のチャ
ネル１はこれにより１フレームの正常終結を知り、ライ
ン・アダプタ３内のＣＲＣ（サイクリツク・リダンダン
シイ・チェックの略）レジスタの演算結果をセンスして
いる。When the line adapter 3 receives the flag 7E16 from the line (7E16 is a trigonometric number), it thereafter stores the address A1 command C and data D in the reception buffer in 8-bit units. At the same time, the address and command data are set in the CRC register to perform CRC calculation. The line adapter 3 has a 4-byte buffer for 32-bit checking, and when the 4th byte of data is received, the line adapter 3 transfers the data stored in the buffer sequentially from the beginning in byte units. Control channel 1
A buffer full (BufferFull) interrupt is applied to the buffer. In addition, in HDLC, from the address
It is stipulated that the length up to CS should be 32 bits or more. In the prior art, when the line adapter 3 receives the termination flag, it notifies the line control channel of the termination of the frame by an interrupt, and the line control channel 1 thereby indicates the normal termination of one frame. CRC (abbreviation for cyclic redundancy check) register in the line adapter 3 is sensed.
このような従来方式では、フレームの正常終結の割込と
ＣＲＣ演算結果の通知とは、別の過程で行われているた
め、回線制御のチャネルとライン●アダプタ間の情報の
やり取りが多くなるという欠点が生ずる。本発明は、上
記の欠点を除去するものであつて、回線制御のチャネル
とライン●アダプタの情報のやり取りを可能な限り減少
できようになつた．１１ＤＬＣの割込方式を提供するこ
とを目的としている。In such conventional methods, the interrupt for normal frame termination and the notification of the CRC calculation result are performed in separate processes, resulting in a large amount of information being exchanged between the line control channel and the line adapter. Defects arise. The present invention eliminates the above drawbacks and makes it possible to reduce the exchange of information between the line control channel and the line adapter as much as possible. The purpose is to provide an interrupt method for 11DLC.
そしてそのため、本発明のハイレベルデータ伝送制御シ
ステムの割込方式は、回線を制御するチャネルと、該回
線制御のチャネルによつて管理されるライン・アダプタ
と、該ライン・アダプタ．に接続される端末装置を備え
、且つ情報伝送終了を示す終結フラグがデータ及びチェ
ック符号の後に付与されてライン・アダプタと端末装置
との間で伝送されるデータ通信システムにおいて、上記
ライン・アダプタは、終結フラグを受信したことηを検
知出力する終結フラグ検出手段と、受信データのサイク
リツク・リダンダンシイ・チェックを行うチェック手段
と、制御回路とを備え、該制御回路は、上記終結フラグ
検出手段から終結フラグを検出したことが通知された時
に直ちに割込信号を上記回線制御のチャネルに送出せず
に上記チェック手段のサイクリツク・リダンダンシィ・
チェックの結果を調べ、終結フラグを受信し且つサイク
リツク・リダンダンシイ・チェックの結果が正しい場合
に、割込信号を上記回線制御のチャネルに送り、この旨
を通知するように構成されていることを特徴とするもの
である。以下、本発明を図面を参照しつつ説明する。第
３図は本発明の１実施例のブロック図であつて、７はラ
イト・バッファ、８は送受信制御回路、９−１ないし９
−４は３２ビット・チェック用レジスタ、１０はデータ
転送用のレジスタ、１１はＣＲＣレジスタ、１２は送受
信回路、ＲＥＱは割門込信号、ＷＤｌないしＷＤ８は送
信データ、ＲＤｌないしＲＤ８は受信データをそれぞれ
示している。Therefore, the interrupt method of the high-level data transmission control system of the present invention requires a channel for controlling a line, a line adapter managed by the line control channel, and a line adapter . In a data communication system comprising a terminal device connected to a terminal device, and in which a termination flag indicating the end of information transmission is added after data and a check code and transmitted between the line adapter and the terminal device, the line adapter is , a termination flag detection means for detecting and outputting η that a termination flag has been received, a check means for performing a cyclic redundancy check of received data, and a control circuit, the control circuit comprising: The cyclic redundancy of the checking means is not immediately sent to the line control channel when it is notified that the termination flag has been detected.
Check the result of the check, and if a termination flag is received and the result of the cyclic redundancy check is correct, an interrupt signal is sent to the line control channel to notify this fact. This is a characteristic feature. Hereinafter, the present invention will be explained with reference to the drawings. FIG. 3 is a block diagram of one embodiment of the present invention, in which 7 is a write buffer, 8 is a transmission/reception control circuit, and 9-1 to 9
-4 is a 32-bit check register, 10 is a data transfer register, 11 is a CRC register, 12 is a transmitter/receiver circuit, REQ is an interrupt signal, WDl to WD8 are transmit data, and RDl to RD8 are receive data, respectively. It shows.
なお、第１図と同一符号は同一物を示している。送信回
路１２は、内部に送信データ・バッファと受信データ・
バッファとを有しており、そし・て情報の直列一並列変
換および並列一直列変換、キャラクタの組立●分解、６
４０″サプレスおよび“゜０゛インサーシヨン並びにフ
ラグの自動送出などの機能を備えているものである。デ
ータを送信する場合、回線制御のチャネル１はライト・
バッファ７データを格納する。Note that the same reference numerals as in FIG. 1 indicate the same parts. The transmission circuit 12 internally has a transmission data buffer and a reception data buffer.
It has a buffer, and performs serial-to-parallel conversion and parallel-to-serial conversion of information, assembling and disassembling characters, 6
It is equipped with functions such as 40'' suppression, ``0'' insertion, and automatic flag sending. When transmitting data, line control channel 1 is
Buffer 7 stores data.
送受信制御回路８はデータをライン・バッファから送信
データ・バッファに転送する。送受信回路１２は、この
データを所定フォーマットの直列信号に変換し、ライン
に送出する。データを受信するとき、送受信回路１２は
開始フラグを受信すると、送受信制御回路８にその旨を
通知する。Transmission/reception control circuit 8 transfers data from the line buffer to the transmission data buffer. The transmitter/receiver circuit 12 converts this data into a serial signal in a predetermined format and sends it to the line. When receiving data, upon receiving the start flag, the transmitting/receiving circuit 12 notifies the transmitting/receiving control circuit 8 to that effect.
そして、受信データ・バッファ（図示せず）がアドレス
やコマンド●データで満たされる度にその旨を通知する
。送受信制御回路８は、上記の通知を受けると、受信デ
ータ・バッファ内の情報をレジスタ９−１ないし９−４
に逐次格納し、これと同時にＣＲＣレジスタ１１へ送り
、ＣＲＣ演算を行う。３２ビットの情報がレジスタ９−
１ないし９−４に格納された後、次の情報がレジスタ９
−１にセットされると、アドレスはデータ転送用レジス
タ１０にセットされる。Then, each time the receive data buffer (not shown) is filled with address or command data, a notification to that effect is sent. Upon receiving the above notification, the transmission/reception control circuit 8 stores the information in the reception data buffer in the registers 9-1 to 9-4.
At the same time, the data is sequentially stored in the CRC register 11 and CRC calculation is performed. 32 bits of information is stored in register 9-
After being stored in registers 1 to 9-4, the next information is stored in register 9.
When set to -1, the address is set in the data transfer register 10.
この時、送受信制御回路８は回線制御のチャネル１に対
して割込をかける。これにより、レジスタ１０内の情報
は回線制御のチャネル１転送される。送受信回路１２は
終結フラグを受信すると、この旨を送受信制御回路８へ
通知する。なお、この時、レジスタ９−１，９−２に格
納されているＦＣＳは回線制御のチャネル１に送出され
ない。ＣＲＣレジスタ１１には、アドレスかＦＣＳまで
ＣＲＣ演算を行つた結果が格納されているが、上記の通
知を受けると、送受信制御回路８はＣＲＣレジスタ１１
の演算結果を読取り、この演算結果が所定の値となつて
いれば、送受信制御回路８は、フレームが正常に終結し
、且つＣＲＣ演算結果が０Ｋであることを示す割込信号
を回線制御のチャネル１に対して送出する。また、上記
ＣＲＣ演算結果がエラーであつた場合、送受信制御回路
８はＣＲＣ演算エラーの旨の割込信号をチャネル１に送
出することになる。At this time, the transmission/reception control circuit 8 interrupts the line control channel 1. As a result, the information in the register 10 is transferred to the line control channel 1. When the transmission/reception circuit 12 receives the termination flag, it notifies the transmission/reception control circuit 8 of this fact. Note that at this time, the FCS stored in registers 9-1 and 9-2 is not sent to channel 1 of line control. The CRC register 11 stores the result of CRC operation up to the address or FCS. Upon receiving the above notification, the transmission/reception control circuit 8 stores the CRC register 11.
If the calculation result is a predetermined value, the transmission/reception control circuit 8 sends an interrupt signal to the line control indicating that the frame has ended normally and the CRC calculation result is 0K. Send to channel 1. Further, if the CRC calculation result is an error, the transmission/reception control circuit 8 sends an interrupt signal to channel 1 indicating a CRC calculation error.
ＣＲＣ結果がエラーの旨の通知を受けると、チャネル１
は、レジスタ１０を介して受信したフレームを破棄或い
は無視する等の処理を行うことは云うまでもない。以上
の説明から明らかなように、本発明によれば、回線制御
のチャネルとライン・アダプタとの間の情報のやり取り
が減少すること、回線制御のチャネルのファームウェア
の負担が軽減され、この結果、回線制御のチャネルの処
理能力の向上を計ることが出来る。When notified that the CRC result is in error, channel 1
Needless to say, the frame received via the register 10 is discarded or ignored. As is clear from the above description, according to the present invention, the exchange of information between the line control channel and the line adapter is reduced, the burden on the firmware of the line control channel is reduced, and as a result, It is possible to improve the processing capacity of line control channels.
また、本発明は、１台の回線制御のチャネルで多数のラ
イン●アダプタを管理する場合に、特に有効である。Further, the present invention is particularly effective when a large number of line adapters are managed by one line control channel.
第１図はデータ通信システムの概要を示す図、″第２図
はＨＤＬＣのフレーム・フォーマットを示す図、第３図
は本発明の１実施例のブロック図である。
１・・・・・回線制御のチャネル、２・・・・・・ＬＡ
−バス、３・・・・・ライン・アダプタ、４・・・・Ｉ
／０装門置、５・・・モデム・アダプタ、６・・・・・
・モデム、７・・・・・ライト・バッファ、８・・・・
・送受信制御回路、９−１ないし９−２・・・・・・３
２ビット・チェック用レジスタ、１０・・・・・・デー
タ転送用レジスタ、１１・・・ＣＲＣレジスタ、１２・
・・・・送受信回路。Fig. 1 is a diagram showing an overview of a data communication system, Fig. 2 is a diagram showing an HDLC frame format, and Fig. 3 is a block diagram of an embodiment of the present invention. 1... Line Control channel, 2...LA
- Bus, 3...Line adapter, 4...I
/0 device, 5... modem adapter, 6...
・Modem, 7...Write buffer, 8...
・Transmission/reception control circuit, 9-1 or 9-2...3
2-bit check register, 10... data transfer register, 11... CRC register, 12...
...Transmission/reception circuit.
Claims (1)
によつて管理されるライン・アダプタと、該ライン・ア
ダプタに接続される端末装置を備え、且つ情報伝送終了
を示す終結フラグがデータ及びチェック符号の後に付与
されてライン・アダプタと端末装置との間で伝送される
データ通信システムにおいて、上記ライン・アダプタは
、終結フラグを受信したことを検知出力する終結フラグ
検出手段と、受信データのサイクリツク・リダンダンシ
イ・チェックを行うチェック手段と、制御回路とを備え
、該制御回路は、上記終結フラグ検出手段から終結フラ
グを検出したことが通知された時に直ちに割込信号を上
記回線制御のチャネルに送出せずに上記チェック手段の
サイクリツク・リダンダンシイ・チェックの結果を調べ
、終結フラグを受信し且つサイクリツク・リダンダンシ
イ・チェックの結果が正しい場合に、割込信号を上記回
線制御のチャネルに送り、この旨を通知するように構成
されていることを特徴とするハイレベルデータ伝送制御
システムの割込方式。 ２ マイクロプログラム制御方式の回線制御のチャネル
は、複数台のライン・アダプタを管理することを特徴と
する特許請求の範囲第１項記載のハイレベルデータ伝送
制御システムの割込方法。 [Claims] 1. A terminal device comprising a channel for controlling a circuit, a line adapter managed by the line control channel, and a terminal device connected to the line adapter, and indicating the end of information transmission. In a data communication system in which a flag is attached after data and a check code and is transmitted between a line adapter and a terminal device, the line adapter includes termination flag detection means for detecting and outputting reception of a termination flag. , comprising checking means for performing a cyclic redundancy check of the received data, and a control circuit, and the control circuit immediately sends the interrupt signal as described above when it is notified from the termination flag detection means that the termination flag has been detected. Check the result of the cyclic redundancy check by the checking means without sending it to the line control channel, and if the termination flag is received and the result of the cyclic redundancy check is correct, the interrupt signal is sent to the line control channel. An interrupt method for a high-level data transmission control system, characterized in that the interrupt method is configured to send a notification to a channel of a high-level data transmission control system. 2. The interrupt method for a high-level data transmission control system according to claim 1, wherein the microprogram control line control channel manages a plurality of line adapters.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52143414A JPS6049351B2 (en) | 1977-11-30 | 1977-11-30 | Interrupt method of high-level data transmission control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52143414A JPS6049351B2 (en) | 1977-11-30 | 1977-11-30 | Interrupt method of high-level data transmission control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5476033A JPS5476033A (en) | 1979-06-18 |
| JPS6049351B2 true JPS6049351B2 (en) | 1985-11-01 |
Family
ID=15338205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52143414A Expired JPS6049351B2 (en) | 1977-11-30 | 1977-11-30 | Interrupt method of high-level data transmission control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049351B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614752A (en) * | 1979-07-17 | 1981-02-13 | Nec Corp | Processing system for received data signal |
| JPS6073764A (en) * | 1983-09-30 | 1985-04-25 | Toshiba Corp | Interruption controller |
| DE68914831T2 (en) * | 1989-06-29 | 1994-11-17 | Ibm | Terminal adaptation device with receiver of several HDLC communication channels for processing the network control frames. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391543A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Installation system for hdlc circuit |
-
1977
- 1977-11-30 JP JP52143414A patent/JPS6049351B2/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391543A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Installation system for hdlc circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5476033A (en) | 1979-06-18 |
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