JPS6048839B2

JPS6048839B2 - 多値信号電荷転送装置の感知回路

Info

Publication number: JPS6048839B2
Application number: JP14821782A
Authority: JP
Inventors: 晋香山
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-08-26
Filing date: 1982-08-26
Publication date: 1985-10-29
Also published as: JPS58105494A

Description

【発明の詳細な説明】この発明は、電荷転送装置などによつて扱われる多値信
号電荷の値を検出する感知回路に関する。

チャージ・カツプルド・デバイス（ＣＣＤ）、バ．ゲッ
ト・ブリゲード・デバイス（ＢＢＤ）などの電荷転送装
置（ＣＴＤ）は、本来、アナログ量である信号電荷を蓄
積および転送できる。

アナログ・シフト・レジスタとしての機能を有する。従
来、このＣＴＤをデジタル装置に用いる場合は、・２値
の信号電荷の蓄積および転送を行なうのが通例であつた
。すなわち、従来は、ｃ′ｍがデジタル・シフト・レジ
スタに用いられるときは、ＣＴＤの蓄積井戸に電荷が満
たされている状態と、蓄積井戸が空の状態との、２値状
態しか利用されていなかつた。本来、ＣＴＤはアナログ
量を扱えるデバイスであるため、２値以上の多値記憶は
、当然可能である。しかしながら、実際上は電荷転送特
性上の制約のほかに、有効な多値信号電荷の惑知回路、
および循環記憶装置の構成技術の欠如が、アナログ・シ
フト・レジスタによる多値信号記憶方式の実現を阻げて
きた。従来、多値信号電荷を検出する惑知回路としては
、次のようなものが考えられていた。

すなわち、複数個の値（Ｎ個）の信号電位に対し、（Ｎ
−１）個以上の感知回路を並列設置する構成てある。し
カルながら、このような構成では、多数の感知回路が必
要となるのみならず、各感知回路ごとに前記Ｎ個の信号
電位を検出するための専用基準電位を設けなければなら
ない。さらに、上述したような構成では、扱う多値信号
を循環記憶するために多数の再生データ線が必要であつ
たり、あるいは、単一の再生データ線で循環記憶を行な
う場合は、並直列および直並列変換回路が必要てあつた
りする。ここで、上記並直列および直並列変換回路とは
、単一の再生データ線で循環を行なわせるために、循環
される多値データを、一連の時系列を有するデータ形式
に変換し、循環後に再びもとの多値データに復元させる
ような機能を有する回路を意味する。このため、従来の
構成では、感知回路が複雑化し、集積回路化する楊合に
集積密度が低下してしまいがちであつた。この発明は、
上記事情に鑑みなされたもので、単一の回路構成によつ
て多数の値を有する信号電荷の検出が可能で、かつ高集
積化に適した多値信号電荷用感知回路を提供することを
目的とする。

本発明においては、多値信号電荷の感知回路として並列
感知方式に代わり、１つの信号電荷に対してレベルの異
なる複数個の参照用信号電荷を順次注入して時系列的に
比較動作をさせるとともに、その比較結果を順次出力さ
せるようにしている。この回路によれば、単に比較手段
が一つですむという効果に止どまらず、その時系列化し
た多値信号をそのまま単一の再生データラインを介して
多値電荷注入回路に接続したり、時系列化した直列デー
タをそのまま出力データとして取出すことができるとい
う利点を有する。

このため、従来のように直並列回路や並直列回路を必要
とせす、高集積化に極めて有利である。次に、図面を参
照してこの発明の一実施例を説明する。

なお、以下の説明においては、共通部分には共通符号を
用いて説明を簡素化することにす．る。第１図は、被検
査電荷量Ｑｘがとり得る値の数すなわちＮ値が５の場合
の例を示すグラフである。

すなわち、Ｎ＝０を被検査電荷量Ｑｘ＝０に対応させ、
Ｎ＝４を被検査電荷量Ｑｘ＝１に対応させている。する
と、Ｎ＝１、２および３は、それぞれＱｘ＝２１８、４
１８および６１８に対応することになる。これら５値の
うち、少なくとも４値の電荷量Ｑｘそれぞれに対して、
参照電荷量Ｑ。Ｎが用意される。この電荷量ＱｓＮの値
は、電荷量Ｑｘの変動による感知回路の誤動作を避ける
ために、Ｎ値と（Ｎ＋１）値との中間の値に選ばれる。
すなわち、Ｎ＝１、２、３および４それぞれに対応して
、Ｑ．，＝１１８、Ｑｓ２＝３１＆Ｑｓ３＝５１８およ
びＱｓ，＝７１８となるように、各電荷量Ｑ。Ｎは、あ
らかじめ設定される。この場合、Ｎ＝０はＱｘ＝０に対
応しているため、特に表面チャネルＣＣＤの場合にも転
送損失が大きい。そのため、被検査電荷の転送による劣
化のためＮ＝０の検出が不能となる可能性がある。した
がつて、この感知回路へ被検査電荷量Ｑｘが転送されな
かつたことが原因でＮ＝Ｏが検出された場合と、この感
知回路へＱｘ＝Ｏに相当する被検査電荷量Ｑｘが転送さ
れてきたことによつてＮ＝Ｏが検出された場合との区別
がつかない。第２図は、上記欠点を除去できる被検査電
荷量Ｑｘの設定方式を示すグラフである。すなわち、Ｎ
＝Ｏ〜４を、それぞれＱｘ＝２１１０）４１１０）６１
１０）８１１０および１０１１０に対応させ、これらの
Ｑｘの値に対して、参照電荷量ＱｓＮを、それぞれ３１
１０、つ５１１０、７１１０および９１１０に対応さ
せている。Ｎ＝０の検出は、被検査電荷量Ｑｘが、参照
電荷量Ｑ。，〜Ｑｓ，のいずれにも対応しない場合に、
行なわれる。このとき、Ｎ＝Ｏに相当する電荷量Ｑｘは
０でなく２１１０の値を有しているので、第１図につい
つて述べた欠点は除去される。さらに、最も値の小さ
なＱ。，の値は、第１図の場合より大きくなるので、Ｎ
＝１の場合の検出におけるノイズ・マージンも大きくで
きる。このような設定方式は、「フアツトゼロ方式」と
呼ばれている。この発明に係る感知回路には、第１図お
よび第２図のいずれの方式も適用可能である。第３図は
、この発明に係る感知回路の好ましい実施例を示す。

ＣＣＤなどの多値信号電荷を蓄積および転送する多値電
荷転送装置１０から出力された被検査電荷量Ｑｘは、第
１ゲート・トランジスタすなわちＮチャネルＭＯＳ．Ｆ
ＦＴｌ２のドレイン（ソース）に供給される。ＦＥＴｌ
２のソース（ドレイン）と接地回路との間には、供給さ
れた電荷量Ｑｘを保持するための第１ホールド・キャパ
シタＣｘが接続される。ＦＥＴｌ２のソース（ドレイン
）とキャパシタＣｘとの接続点には、第１リセット・ト
ランジスタすなわちＮチャネルＭＯＳ−ＦＥＴｌ４のソ
ース（ドレイン）が接続される。ＦＥＴｌ４のドレイン
（ソース）は、リセット電位としての正電位＋ＶＤＤを
有する回路に接続される。上？ＥＴｌ２，ｌ４およびキ
ャパシタＣｘが被検査電荷保持回路１６を形成している
。被検査電荷保持回路１６において、ＦＥＴＩ２および
１４のゲートには、それぞれ第１ゲート信号φ３および
第１リセット信号φ１が供給される。一方、被検査電荷
量ＱｘのＮ値を判定するための参照電荷発生器１８から
順次出力される（Ｎ−１）個の参照電荷量Ｑ。

Ｎは、第２ゲート・トランジスタすなわちＮチャネルＭ
ＯＳ．ＦＥＴ２Ｏのドレイン（ソース）に供給される。
ＦＥＴ２Ｏのソース（ドレイン）と接地回路との間には
、供給さノれた電荷量ＱｓＮを保持するための第２ホー
ルド・キャパシタＣｓが接続される。ＦＥＴ２Ｏのソー
ス（ドレイン）とキャパシタＣｓとの接続点には、第２
リセット・トランジスタすなわちＮチャネルＭＯＳ−Ｆ
ＥＴ２２のソース（ドレイン）が線続さ丁れる。ＦＥＴ
２２のドレイン（ソース）は、リセット電位としての正
電位＋ＶＤＯを有する回路に接続される。上証ΓＥＴ２
Ｏ，２２およびキャパシタＣｓと参照電荷発生器１８が
、参照電位供給回路１１を形成している。参照電位供給
回路１１にフおいて、ＦＥＴ２Ｏおよび２２のゲートに
は、それぞれ第２ゲート信号φ，および第２リセット信
号φ２が供給される。ＦＥＴｌ２のソースとキャパシタ
Ｃｘとの接続点には、第１トランジスタすなわちＭＯＳ
−ＦＥＴ２６のゲートが接続され、ＦＥＴ２Ｏのソース
とキャパシタＣ。

との接続点には、第２トランジスタすなゎちＭＯＳ−Ｆ
ＥＴ２８のゲートが接続される。ＦＥＴ２６および２８
のソースは、それぞれ、第３トランジスタすなわちＮチ
ャネルＭＯＳｌ−ＦＥＴ３ｌおよび第４トランジスタす
なわちＮチャネルＭＯＳ−ＦＥＴ３２のドレインに接続
される。

ＦＥＴ３Ｏおよび３２のゲートは、それぞれ、ＦＥＴ３
２および３０のドレインに接続され、ＦＥＴ３Ｏおよび
３２のソースは、それぞれ）第１電位すなわち負電位
−Ｖ，。を有する回路に接続される。ＦＥＴ３Ｏおよび
３２のドレイン間には、第５トランジスタすなわちＮチ
ャネルＭＯＳ．ＦＥＴ３４のドレインおよびソースが接
続される。

ＦＥＴ３４のドレインおよびソースは、ゲートに対して
対称なので、この接続方向は任意である。また、ＦＥＴ
２６および２８のドレインは、それぞれ第６トランジス
タすなわちＮチャネルＭＯＳ．ＦＥＴ３６のソースに接
続される。そしてＦＥＴ３６のドレインは、第２電位す
なわち正電位＋ＶＤＤを有する回路に接続される。ここ
では、第２電位と前述したリセット電位を同じものにし
ているが、これらは互いに異なつた電位であつてもよい
。上言テＥＴ２６〜３６からなるフリップ・フロップ形
増幅回路が、比較回路１１を形成している。この比較回
路３８において、ＦＥＴ３４および３６のゲートには、
それぞれ第３リセット電位φ５および第３ゲート信号φ
。が供給される。ＦＥＴ２６のゲートすなわち信号感知
ノードに．生じる電位Ｐｘは、キャパシタＣｘに供給さ
れた電荷量Ｑｘに比例し、ＦＥＴ２８のゲートすなわち
参照ノードに生じる電位ＰＳＮは、キャパシタＣｓに供
給された電荷量Ｑ。

Ｎに比例する。上記比較回路１１は、電位Ｐｘと電位Ｐ
ＳＮとを比較し、Ｐｘ＜Ｐ：。Ｎである場合と、Ｐｘ＞
Ｐ。Ｎである場合と、を判別する機能を有する。この判
別にもとづく信号すなわち比較回路３８の比較出力信号
，は、ＦＥＴ］２８（あるいは２６）のソースから導出
することができる。この信号Ｅ，は、バッファ回路４０
を介−ー，：し、ゲート信号Ｅ２としてアンド・ゲート
路４２に入力される。アンド・ゲート回路４２には、第
３ゲート信号φ。が入力され、信号Ｅ。と信号φ。との
論理積信号（デジタル信号）Ｅ３が、アンド・ゲート回
路４２から出力される。なお、前記参照電荷発生器１８
としては、たとえば、小規模のＣＣＤ（１１２〜数ビッ
ト）を利用することができる。

このＣＣＤは、他の電荷供給源から常に一定量の電荷を
受け取り、これを参照用電荷として転送するもので、転
送される信荷量は、ＣＣＤを構成するセルの大きさて適
宜設定できる。あるいは、前記参照電荷発生器１８とし
て、定電流源を用いることもできる。たとえば、この定
電流源の電流値がＩ，であり、前記第２ゲート信号のゲ
ート期間をＴ。とするとｎ回の比較動作で供給される総
参照電荷量Ｑ。Ｎは、Ｑ，Ｎ＝Ｎｆ片Ｉｓｄｔ＝Ｎｌｓ
ｔｓとなる。さらに、前記多値電荷転送装置１０および
参照電荷発生器１８が、電荷をキャパシタＣｘおよびＣ
ｓに供給した後、完全にカットオフ状態になるならば、
すなわち、供給した電荷の逆流が生じないならば、ＦＥ
Ｔｌ２および２０を省略してもよい。

すなわち、ＦＥＴｌ２および２０からなるゲート回路を
採用するか否かは、ケース・バイ・ケースである。また
、前記キャパシタＣｘおよびＣ。

の一端は、必ずしも接地回路に接続されなくてもよい。
たとえば、キャパシタＣｘおよびＣｓの一端は、負電位
−Ｖ。。を有する回路に接続されていてもよい。要は、
前記キャパシタＣｘおよびＣｓは、供給された電荷を保
持しさえすればよい。したがつて、前記キャパシタＣｘ
，Ｃ，としては、その一端がどの回路に接続されるのか
判然としないところの、回路に付随する分布容量を利用
することもできる。第４図ａ−ｊは第３図に示した感知
回路の動作を説明するためのタイミング・チャートであ
る。第４図ａ−ｊは、被検査電荷がとりうるＮ値が最大
５個であつて、Ｎ＝２が検出された場合の例を示してい
る。すなわち、１発目のクロック・パルス発生時に、第
１リセット・パルスφ，および第２リセットパルスφ２
を発生させる。すると、ＦＥＴｌ４および２２が導通し
、キャパシタＣｘおよびＣ。はリセット電位＋ＶＤＤま
で充電される。次に、２発目のクロック・パルス発生時
に、第１ゲート・パルスφ３、第２ゲート・パルスφ。
および第３リセット・パルスφ５を発生させる。すると
、キャパシタＣｘは導通したＦＥＴｌ２を介して供給さ
れた被検査電荷量Ｑｘによつて充電され、比較路１１の
信号感知ノードには、電位Ｐｘが与えられる。また、キ
ャパシタＣｓは、導通したＦＥＴ２Ｏを介して供給され
た第１の参照電荷量Ｑｓ，によつて充電され、比較回路
１１の参照ノードには、電位Ｐｓ，が与えられる。さら
に、ＺＦＥＴ２６のソースとＦＥＴ２８のソースとは、
導通したＦＥＴ３４によつて短絡され、ＦＥＴ２６およ
び２８のソース間の電位差は、実質的に零とされる。次
に、３発目のクロック・パルス発生時に、第２３ゲート
・パルスφ６を発生させる。

すると、比較回路３８中のフリップ・フロップ形増幅回
路は、作動状態となつて、電位Ｐｘと電位ＰＳＩとを比
較する。このとき、Ｐｘ＜Ｐ。，なので、ＦＥＴ２６の
ソース電位はＦＥＴ２８のソース電位よりも低い。する
と、ＦＥＴ３Ｏおよび３２によつて形成されたフリップ
・フロップ回路の動作によつてＦＥＴ３２はカット・オ
フされ、ＦＥＴ２８のソース電位すなわち比較出力信号
Ｅ，の電位は、ほぼ＋ＶＤＤになる。この信号ｅｌは、
バッファ回路４０を−介して、電位＋ＶＤＤのゲート信
号Ｅ。として、アンド・ゲート回路４２に与えられる。
このとき、アンド・ゲート回路４２に与えられる第３ゲ
ート信号φ６はハイ・レベルすなわち電位＋ＶＤＤとな
つているので、論理積信号Ｅ３はハイ・レベルとなる。
この信号Ｅ。は、パルスφ。が発生している間だけハイ
・レベルを保ち、パルスφ。が消失すると、ローレベル
となる。次に５発目のクロック・パルス発生時に、第２
ゲート信号φ。

および第３リセット信号φ５を発生させる。このとき、
キャパシタＣｘはリセットされていないので、電位Ｐｘ
は変化していない。一方、キャパシタＣｓは、第２の参
照電荷量Ｑｓ２によつてさらに充電され、参照ノードに
は、電位Ｐ，。が与えられる。このとき、同時にＦＥＴ
２６Ｉおよび２８のソース間電位差は零にされる。そし
て、６発目のクロック・パルス発生時に、前述したと同
様電位ＰｘとＰＳ２との比較が行なわれる。このとき、
Ｐｘ＜Ｐ。。なので、前述と同様信号Ｅ。はハイ・レベ
ルとなる。（同様に、８発目のクロック・パルス発生
時に、電位Ｐ，。

が与えられる。そして、９発目のクロック・パルス発生
時に、電位ＰｘとＰＳ３との比較が行なわれる。このと
き、Ｐｘ＞Ｐｓ。なので、信号Ｅ。はローレベルのまま
となる。すなわち、この時点て、比較回路１１は、被検
査電荷量Ｑｘ（７）Ｎ値の判定を行なつたと考えること
ができる。同様に１１発目のクロック゜パルス発生時に
電位Ｐｓ。

が与えられ、１２発目のクロック・パルス発生時に電位
Ｐｘ（５Ｐ。。との比較が行なわれる。このとき、Ｐｘ
＞ＰＳ４なので、信号Ｅ３はローレベルのままである。
以上のように、第４図ａ−ｊの例ては、１検出サイクル
すなわち１２発のクロック・パルスが生じる期間内に、
被検査電荷Ｑｘ（１）Ｎ値の検出が行なわれる。第４図
ａ−ｊの例はＮ＝２の場合を示しているが、Ｎ＝０〜４
までの５値のいずれの検出も、同様に行なわれる。すな
わち、Ｐｘ＞Ｐｓ，であれば、１検出サイクル中におい
て信号３には全くパルスが生じない。一方、Ｐｘ＜Ｐｓ
。であれば、１検出サイクル中において、信号３に４個
のパルスが生じる。第３図の回路構成においては、一般
に、Ｐｓｎ＞Ｐｘ＞ＰＳ（Ｎｆ，）の場合（０≦ｎ二Ｎ
）１検出サイクル中において、ｎ個のパルスを含んだ信
号Ｅ。が得られる。すなわち、この信号Ｅ，は、直列デ
ータであることから、そのまま単一の再生データ線を介
して多値信号電荷注入回路にフィードバックさせること
ができる。また、この信号Ｅ３を１検出サイクル中で例
えばカウントすれば、そのカウント値はそのまま被検査
電荷量の大きさ、つまり出力データとして他の回路に供
給できる。第５図は、この発明に係る感知回路の他実施
例フを示す。

この実施例においては、参照電位供給回路２４として、
階段波発生器２５を採用している。すなわち、この発生
器２５が４段の階段波を参照電位Ｐ，Ｎとして使用する
ときは、この感知回路は、５値の被検査電荷量を検出で
きる。第６図５ａ−ｊは、第５図に示した感知回路の動
作を示すタイミング．チャートである。第４図ａ−ーｊ
と第６図ａ−ｊを比較すれば判るように、第５図の感知
回路のＮ値検出動作は、第３図のそれと実質的に同一で
ある。ク第７図は、この発明に係る感知回路のさらに
他の実施例を示す。

この実施例においては、比較回路３８１として、Ｃ −
ＭＯＳ（ＣＯｍｐｌｅｍｅｎｔａｒｙＳｙｍｍｅｔｒｙ
ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃＯｎｄｕｃｔＯｒ）デ
バイスを利用した差動増幅回路を含むフリップ・フ口ノ
ブ形回路を採用している。そのゲートが信号感知ノード
として用いられる第１トランジスタすなわちＮチャネル
ＭＯＳ．ＦＥＴ４４のドレインは、第３トランジスタす
なわちＰチャネルＭＯＳ−ＦＥＴ４８のドレインに接続
される。

また、そのゲートが参照ノードとして用いられる第２ト
ランジスタすなわちＮチャネルＭＯＳ−ＦＥＴ４６のド
レインは、第４トランジスタすなわちＰチャネルＭＯＳ
−ＦＥＴ５Ｏのドレインに接続される。ＦＥＴ４８およ
び５口のゲートは、それぞれＦＥＴ５Ｏおよび４８のド
レインに接続され、ＦＥＴ４８および５０のソースは、
それぞれ正電位＋ＶＤＤを有する回路に接続される。Ｆ
ＥＴ４８および５０のドレイン間には、第５トランジス
タすなわちＮチャネル（あるいはＰチャネル）ＭＯＳ．
ＦＥＴ５２のドレインおよびソースが接続される。また
、ＦＥＴ４４および４６のソースは、それぞれ、第６ト
ランジスタすなわちＮチャネルＭＯＳ．ＦＥＴ５４のド
レインに接続される。そして、ＦＥＴ５４のソースは、
負電位−Ｖｓｓを有する回路に接続される。また、ＦＥ
Ｔ４４ないし５０のサブストレートは、それぞれ自身の
ソースに接続される。ＦＥＴ５２および５４のゲートに
は、それぞれ、第３リセット信号φ５および第３ゲート
信号φ。が供給される。第７図に示された比較回路３８
，においては、ＦＥＴ４４および４６が増幅作用を有す
るため、この比較回路は、信号感知ノードと参照ノード
との間の電位差に敏感である。

被検査電荷量ＱｘがとりうるＮ値を極めて大きく設定し
ようとする．と、Ｎ＝ｎのときの電位ＰｘｎとＮ＝ｎ＋
１のときの電位Ｐｘ。ｎｆ．，との差が小さくなる。し
たがつて大きなＮ値の検出には、比較回路１１には高感
度なものが要求されるが、第７図に示された比較回路３
８，は、この要求を満たすことができる。もＪつとも、
第３図に示した比較回路１１も、ＦＥＴ３Ｏおよび３２
が形成するフリップ・フロップの動作点が適切に選はれ
れていれば、比較回路１１，ほどではないにしても、高
域度なものにできる。しかしながら、比較回路３８の方
が比較回路４３８，よりも低感度な分だけ動作が安定す
るので、設定されたＮ値があまり大きくない場合は、む
しろ第３図の方が好ましい。また、第７図においては、
前述した電荷の逆流がないものと考え、第１および第２
ゲートトランジスタ１２および２０を省略した場合を示
している。第８図は、この発明に係る感知回路のさらに
他の実施例を示す。

この実施例においては、比較回路３８２に、第７図の比
較回路３８１と同様Ｃ一ＭＯＳデバイスを利用している
。比較回路３８，と１１２との相違点は、第７トランジ
スタすなわちＮチャネルＭＯＳ−ＦＥＴ５６と、第８ト
ランジスタすなわちＮチャネルＭＯＳ−ＦＥＴ５８の存
在フである。すなわち、ＦＥＴ５６のソースおよびサブ
ストレートがＦＥＴ４４のドレインに接続され、ＦＥＴ
５６のドレインがＦＥＴ４８のドレインに接続される。
また、ＦＥＴ５８のソースおよびサブストレートがＦＥ
Ｔ４６のドレインに接続さ，れ、ＦＥＴ５８のドレイン
がＦＥＴ５Ｏのドレインに接続される。そして、ＦＥＴ
５６および５８のゲートは、第３電位すなわち正電位＋
ＶＤＤ２を有する路に接続される。この正電位＋ＶＤＤ
２は、ＦＥＴ４８および５０からなるフリップ・フロッ
プが動作できる程度だけ第２電位＋ＶＤＤ，よりも低電
位であり、たとえば、ＶＤＤ２ゝ−ＶＤＤ，に選ばれる
。ＦＥＴ５６および５８が設けられた主旨は、次の通り
である。

ＦＥＴ４４および４６のゲート・ドレイン間には、半導
体の構造上、必然的に寄生容量が存在する。したがつて
、ＦＥＴ４８および５０からなるフリップ・フロップが
動作したときのパルスは、寄生容量を介してＦＥＴ４４
および４６のゲート電位に若干の変化を与える。すなわ
ち、その時点でキャパシタＣｘ，Ｃｓに保持されている
電位Ｐｘおよび電位ＰＳＮは、上記フリップ・フロップ
の動作によつて若干変化させられる。このような好まし
くない電位変化は、Ｎ値が大きく設定されている場合は
、無視し得なくなることがある。しかしながら、ＦＥＴ
５６および５８が設けられていると、上記フリップ・フ
ロップが動作しても、ＦＥＴ４４および４６のドレイン
電位はほとんど変化しない。したがつて、上述した電位
変化が信号感知ノードおよび参照ノードに生じることは
、ほとんどなくなる。図示しないが、このようなＦＥＴ
５６および５８は、第３図の比較回路１１にも適用する
ことができる。さらに、この実施例においては、被検査
電荷保持回路１１。

および参照電位提供回路１１２にミラー積分回路を利用
している。すなわち、被検査電荷保持回路土且２におい
て、ＦＥＴｌ２とＦＥＴｌ４との接続点に、Ｐチャネル
ＭＯＳ−ＦＥＴ６ＯおよびＮチャネルＭＯＳ−ＦＥＴ６
２のゲートが接．続される。ＦＥＴ６Ｏのソースおよび
サブストレートは正電位＋ＶＤＤ，を有する回路に接続
され、ＦＥＴ６２のソースおよびサブストレートは負電
位−Ｖｓｓを有する回路に接続される。そして、ＦＥＴ
６Ｏおよび６２のドレインは互いに接続さ．れ、ＦＥＴ
６Ｏおよび６２のゲート・ドレイン間に第１ホールド・
キャパシタＣｘが接続される。参照電位供給回路１１。
は、被検査電荷保持回路１且。と同様に構成される。そ
して、比較回路３１２の信号感知ノードおよび参照ノー
ドは、それぞれ、ＦＥＴ６Ｏ，６２のドレインおよびＦ
ＥＴ６４，６６のドレインに接続される。被検査電荷保
持回路土Ｉ。

において、ＦＥＴ６Ｏおよび６２からなる反転増幅器の
増幅度をＡとすると、第１ホールド・キャパシタＣｘは
、等価．的にＡ・Ｃｘに相当する大きさのキャパシタン
スとなる。たとえば、Ａ＝１００とすると、Ｃｘが１
０ｐＦ程度の小キャパシタンスでも、等価的に１０００
ｐＦの大キャパシタンスが用いられていることと等価と
なる。参照電荷供給回路２４。についても全く同様であ
る。すなわち、第８図に示したように、ミラー積分回路
を利用すると、第１および第２ホールド．キャパシタＣ
ｘ，Ｃｓのキャパシタンスを極めて小さくすることがで
きるので、このキャパシタＣｘ，ＣｓをＩＣ化すること
が容易となる。第９図は、この発明に係る感知回路を用
いて循環記憶装置を形成する場合を示す構成図である。

すなオ）ち、多値信号電荷感知回路６８から時系列的に
導出されたデータは、出力パルス０／Ｐとしフて出力
されるとともに、単一の再生データ線を介して多値信号
電荷注入回路７０に帰還される。この注入回路７０は、
入力信号として循環記憶用の入力パルスＩ／Ｐが与えら
れ、多値信号電荷転送シフト・レジスタ１０に注入用電
荷を供給するもフのである。前記感知回路６８は、前
記被検査電荷保持回路１６、前記参照電位供給回路２４
および前記比較回路−［ｌを含むもので、前記シフト・
レジスタ１０によつて転送された電荷の値を検出する。
この検出結果は、前述したデータとして、前記再生デー
タ線に与えられる。第１０図は、第９図の構成を具体化
した回路例である。

第１０図においては、シフト・レジスタ１０として４相
クロックのＣＣＤが用いられている。また、比較動作前
に比較回路３８。内のＦＥＴ２６，２８のソース電位を
そろえるためのトランジスタとしては、直列接続された
２つのＭＯＳ−ＦＥＴ３４，および３４２が用いられて
いる。互いに接続されたＦＥＴ３４，およ３４２のソー
ス（ドレイン）は負電位−Ｖ，，に接続される。この比
較回路３８ａにおいては、ＦＥＴ３４，および３４２の
ゲートに前記第３リセット信号φ。が与えられると、Ｆ
ＥＴ３Ｏおよび３２のゲート電位は、それぞれ負電位−
Ｖｓｓになる。なお、第１０図においては、入力パルス
Ｉ／Ｐとは別に、書込可能パルスＷ／Ｐによつて、入力
データを与えることができるようになつている。第１１
図ａ −ｍは、第１０図の回路動作を例示するタイミン
グ．チャートである。ここでは、Ｎ値として４値をとつ
た場合のサイクルについてを示している。第１１図ａ−
ーｍにおいて、パルスφ，は循環タイミングを規定する
ものであり、パルスθ，〜θ４は、ＣＣＤ内の電荷転送
タイミングを規定するものである。また、ホールド・パ
ルスφＨおよびサンプル．パルスφｓは、ＣＣＤＩＯへ
の電荷注入タイミングを規定するものであり、リフアレ
ンス・パルスφＲは、比較回路３８への参照電荷供給タ
イミングを規定するものである。第１２図および第１３
図は、参照電荷発生器１８として、電流源を用いた場合
の回路例を示す。第１２図は、参照電荷発生器１８とし
て定電流源を用いる楊合も示し、第１３図は、比較動作
ごとに大きさの変る電流源すなわち階段波状電流源をフ
用いる場合を示す。一般に、Ｎ値（Ｎ≧２）の多値信号
電荷を取扱う場合、１回の多値信号電荷Ｑｘの注入に対
し（Ｎ−１）回の比較動作が行われる。

したがつて、信号電荷の転送周波数およびホールド・キ
ャパシタＣｘ，Ｃ。のリセット周波数Ｆｃとすれば、（
Ｎ−１）Ｆｃの周波数で、比較動作および参照電荷Ｑ。
Ｎの供給が行なわれる。以上述べた多値信号電荷転送装
置１口としては、ＣＣＤおよびＢＢＤが適用できる。

このＣＣＤとしては、表面チャネル、バルク・チャネル
等を利用したものであつてもよい。また、複数のＣ’Ｉ
Ｄをアレイ状に配置したブ上ツクを、シフト・レジスタ
として用いることができる。このときのアレイ構造とし
ては、ＳＰＳ（Ｓｅｒｌａｌ−Ｐａｒａｌｌｅｌ−Ｓｅ
ｒｉａｌ）構造、サーペンテイン（Ｓｅｒｐｅｎｔｉｎ
ｅ）構造およびＭＥ／Ｂ（ＭｕｌｔｊｐｌｅｘｅｄＥ
ｌｅｃｔｒＯｄｅｐｅｒＢｉｔ）構造や、これらの変形
がある。これらのＣＴＤアレイは、全て前記転送装置１
０として利用できる。以上のように構成すると、次のよ
うな効果が得られる。

たとえば、Ｎ種の電位のうちのいずれか一つの電位に相
当する値を有する被検査電荷を、１からＮ−１までの（
Ｎ−１）種の基準電位（既知）と、時系列的に比較する
ようにしているので、比較手段は唯一つてよく、参照電
位提供手段も一つで良い。参照電位供給手段を、例えば
ＣＣＤなどて構成すれは順次一定量の電荷を特定のキャ
パシタンスに注入し、参照電位を段階的に変化させ得る
。また、本発明は、直列データが直接得られるので、単
一の再生データ線を介してそのままデータを取出したり
、データを多値信号電荷注入回路にフィードバックした
りすることができる。

【図面の簡単な説明】

第１図は被検査電荷のＮ値が５個の場合の各Ｎ値に対す
る被検査電荷量および参照電荷量の関係を示すグラフ、
第２図は第１図に相当する関係をフアツト・ゼロ方式を
用いて表わした場合を示すグラフ、第３図はこの発明に
係る感知回路の一実．施例を示す回路図、第４図ａ−ｊ
は第３図に示された回路の動作を説明するためのタイミ
ング・チャート、第５図はこの発明に係る感知回路の他
実施例を示す回路図、第６図ａ−ｊは第５図に示された
回路の動作を説明するためのタイミング・チャート、第
７図および第８図はこの発明に係る感知回路のさらに他
の実施例を示す回路図、第９図はこの発明に係る感知回
路を用いて循環記憶装置を形成する場合を示す構成図、
第１０図は、第９図に示された構成を具体化した回路例
、第１１図ａ−ｍは第１０図に示された回路の動作を示
すタイミング・チャート、第１２図および第１３図は参
照電荷発生器として、電流源を用いる場合を例示する回
路図である。１０・・・・・・多値信号電荷転送装置、１１・・・・
・・被検査電荷保持回路、１８・・・・・・参照電荷発
生器、２４・・・・・・参照電位供給回路、２５・・・
・・・階段波発生器、１１・・・・・・比較回路、４０
・・・・・・バッファ回路、４２・・・・・・アンドゲ
ート回路、６８・・・・・・多値信号電荷感知回路、７
０・・・・・・多値信号電荷注入回路、Ｃｘ・・・・・
・第１ホールド・キャパシタ、Ｃｓ・・・・・・第２ホ
ールド・キャパシタ、Ｑｘ・・・・・・被検査電荷量、
Ｐｘ・・・・・・未知電位、ＱｓＮ・・・・・・被検査
電荷量、Ｐ，Ｎ・・・・・・参照電位、−Ｖ。

Claims

【特許請求の範囲】１多値信号電荷転送装置から出力される被検査電荷を
保持する被検査電荷保持手段と、それぞれ大きさの異な
る複数の参照電位を時系列的に大きさの順に順次提供す
る参照電位提供手段と、前記被検査電荷保持手段に保持
された被検査電荷によつて決定される被検査電位と前記
参照電位提供手段から順次提供される各参照電位とを比
較してその比較結果を順次出力する比較手段とを備えた
ことを特徴とする多値信号電荷転送装置の感知回路。２前記被検査電荷保持手段が、供給された被検査電荷
を保持するためのものであつてその一端がリセット電位
以外の電位を有する回路に接続されその他端が前記被検
査電位を与える第１ホールド・キャパシタンスと、前記
参照電位提供手段の個々の参照電位提供周期に前記参照
電位の数を掛けたに相当する周期を有し１検出サイクル
中において第１番目の参照電位提供時よりも早いタイミ
ングで生じる第１リセット信号によつてオン・オフ制御
されるものであつて前記第１ホールド・キャパシタンス
の他端と前記リセット電位を有する回路との間に接続さ
れた第１リセット・トランジスタとを含むことを特徴と
する特許請求の範囲第１項記載の多値信号電荷転送装置
の感知回路。３前記参照電位提供手段が、参照電荷を供給するため
の参照電荷発生器と、前記参照電荷発生器から供給され
た参照電荷を保持するためのものであつてその一端がリ
セット電位以外の電位を有する回路に接続されその他端
が前記参照電位を与える第２ホールド・キャパシタンス
と、前記参照電位提供手段の個々の参照電位提供周期に
前記参照電位の数を掛けたに相当する周期を有し１検出
サイクル中において第１番目の参照電荷供給時よりも早
いタイミングで生じる第２リセット信号によつてオン・
オフ制御されるものであつて前記第２ホールド・キャパ
シタンスの他端と前記リセット電位を有する回路との間
に接続された第２リセット・トランジスタとを含むこと
を特徴とする特許請求の範囲第１項記載の多値信号電荷
転送装置の感知回路。４前記比較手段が、前記被検査電位がそのゲート電極
に加えられる第１導電形第１トランジスタと、前記参照
電位がそのゲート電極に加えられそのドレイン電極が前
記第１トランジスタのドレイン電極に接続される第１導
電形第２トランジスタと、前記第１トランジスタのソー
ス電極にそのドレイン電極が接続されそのゲート電極が
前記第２トランジスタのソース電極に接続されそのソー
ス電極が第１電位を有する回路に接続される第１導電形
第３トランジスタと、前記第２トランジスタのソース電
極にそのドレイン電極が接続され前記第１トランジスタ
のソース電極にそのゲート電極が接続されそのソース電
極が前記第３トランジスタのソース電極に接続される第
１導電形第４トランジスタと、前記参照電位提供手段の
個々の参照電位提供周期と同一のタイミングを有する第
３リセット信号によつてオン・オフ制御されるものであ
り前記第３トランジスタのゲート電極と前記第４トラン
ジスタのゲート電極との間の電位差を前記比較手段が比
較動作を行なう前に実質的に零にするための前記第３お
よび第４トランジスタのゲート電極間に接続される第５
トランジスタと、前記第３リセット信号と同じ周期を有
し前記第３リセット信号の周期に相当する時間よりも短
かい時間だけ前記第３リセット信号に対して遅れたタイ
ミングで生じるところの第３ゲート信号によつてオン・
オフ制御されるものであつて前記第３ゲート信号によつ
て前記比較動作を制御するために前記第１および第２ト
ランジスタのドレイン電極と第２電位を有する回路との
間に接続される第６トランジスタとを含むことを特徴と
する特許請求の範囲第１項記載の多値信号電荷転送装置
の感知回路。５前記被検査電荷の値に相当するデジタル信号を提供
するために、前記第２トランジスタのソース電極から導
出される信号と前記第３ゲート信号との論理積をとるア
ンド・ゲート回路がさらに備えられることを特徴とする
特許請求の範囲第４項記載の多値信号電荷転送装置の感
知回路。