JPS6044622B2 - レベル表示回路 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル信号が有する情報のレベルを表示装
置によつて表示するようにしたレベル表示回路に関し、
特にＰＣＭレコーダ等のレベル表示装置に用いて最適な
ものである。

アナグロ信号を２進化ディジタル信号に変換し、この信
号を記録媒体に記録しまた再生するようにした記録再生
装置、いわゆるＰＣＭレコーダ等においては、Ａ−Ｄ変
換回路が飽和すると信号に著しい歪みが発生する。

従つて、飽和レベルで使用することを避けるために記録
信号のピークレベルを検出する必要がある。この方法と
して従来より、アナグロ信号を整流してこの整流電圧に
よりピークメータを振らせるものや、Ａ−Ｄ変換された
２進化信号の全ビットのアンドを取つて、ランプ、ＬＥ
Ｄ等により表示するもの等がある。しかしながら、前者
の方法では、ピークメータの応答時間がミリセカンド単
位となつて比較的長いため、可聴域においても短時間の
信号に対して応答できない場合があつた。また後者の方
法では、記録信号のレベルが飽和に達したときのみしか
表示が行われないので、ＰＣＭレコーダの記録する際に
信号レベルを飽和レベル以下に設定することが困難であ
つた。本発明は上述の問題点にかんがみてなされたもの
であつて、ディジタル信号をシフトレジスタの各記憶素
子に供給して保持し、このシフトレジスタの各記憶素子
から得られる複数の出力を夫々表示装置に供給して上記
ディジタル信号が有する情報のレベルをこの表示装置に
よつて表示するように構成し、この際、上記シフトレジ
スタに保持された信号が所定のクロックパルスに応じて
直列的にシフトし得るように構成したものである。

このように構成することによつて、ピーク値の表示の応
答時間を短くし、また表示の立下り間を調整してピーク
値を見やすくすることができるようにしている。以下本
発明の一実施例を図面を参照して説明す’る。

第１図は本発明を適用したＰＣＭレコーダの系統図であ
る。

第１図において、アナグロ記録信号源１よりの記録信号
は標本化保持回路２により標本化信号とされ、さらにＡ
−Ｄ変換回路３により丁２進のコード化された信号（Ｐ
ＣＭ信号）に変換される。このＰＣＭ信号ａは増幅器４
を経て記録磁気ヘッド５により磁気テープ６に記録され
る。この際、Ａ−Ｄ変換回路３の出力のＰＣＭ信号ａは
ピーク表示回路１１に供給され、そのピークレベルが第
２図に示す表示パネルにおいて表示される。再生時には
、磁気テープ６に記録されたＰＣＭ信号ａを再生磁気ヘ
ッド７によりピックアップし、増幅器８を経てＤ−Ａ変
換回路９に加えて原信号に再生する。

そして出力端子１０から再生信号として得られる。第２
図はＰＣＭ信号ａのピーク値を表示する表示パネル１３
の平面図であつて、この表示パネル１３に窓１５を設け
てレベル表示したＬＥＤ（Ｌ１〜Ｌｌ５）を臨ませ、こ
れらを選択的に点灯するようになつている。

この図では飽和レベルＭａｘを基準レベル（零レベル）
として、以下−１０ｄＢまでは１ｄＢ毎に表示し、−１
０ｃ１Ｂ以降は５及び１０（１１Ｂ間隔で表示するよう
になつている。なおあるピークレベルを表示する場合、
そのレベル以下のＬＥＤ全てが点灯するようになつてお
り、このようにすることにより信号のピークレベルを容
易に知ることができるようにしている。第３図は本発明
の一実施例を示すピーク表示回路１１のブロック図であ
り、第４図は第３図のシフトレジスタ２４の回路図であ
る。

第１図のＡ−Ｄ変換回路３からピーク表示回路１１に送
られてくるＰＣＭ信号ａは、１つのサンプリングデータ
が１３ビットの直列ディジタル信号である。

この１３ビットのＭＳＢ（最上位桁）は、原アナグロ記
録信号の極性を表わしており、また残りの１２ビットは
記録信号のレベルを表わしている。そしてこの残りの１
２ビットの上位３ビット（２〜４）は記録信号のレベル
を大まかに分割したレンジビットであり、また下位９ビ
ットはこの信号の上記の大まかなレンジを更に細分化し
たレンジ内ビットである。ＰＣＭ信号ａは６ビットのシ
フトレジスタ１９の入力端子Ａに供給される。

このシフトレジスタ１９はシリアル入カーパラレル出力
のシフトレジスタであつて、そのクロック端子ＣＫに供
給されているクロックパルスに同期して直列のＰＣＭ信
号ａが順次シフトされる。そして出力端子２〜・八から
並列に変換されたＰＣＭ信号ａが得られる。なおシフト
レジスタの出力端子司〜Ｂ３からはレンジビットのデー
タが得られ、また出力端子Ｂ４〜八からはレンジ内ビッ
ト（９ビット）の上位３ビットのデータが得られる。こ
れらの並列に変換されたＰＣＭ信号ａはデコーダ・マト
リックス回路２２に供給される。

この回路はデコーダとデコーダの出力を組合せるマトリ
ックス回路とから構成されている。そしてデコーダにお
いては、夫々３ビットのレンジビット及びレンジ内のビ
ットの上位３ビットのデータが例えば夫々信号レベルを
表わす８ビットの信号に変換される。例えばレンジビッ
トが゜゜１０ｒ゛〔５〕で・あれば、これが゜゜０００
１００００゛に変換され、またレンジ内ビットが゛゜０
０Ｆ゛〔１〕であれば″０００００００ｒ′に変換され
る。このデコーダの出力信号はマトリックス回路におい
て組合わされて、記録信号のレベルに対応したＬＥＤｌ
７の点灯信号が形成される。

なおデコーダ・マトリックス回路２２の各出力端子八〜
Ｂｌ５の信号は第２図の各レベルを表示するＬＥＤ（Ｌ
１）〜（Ｌｌ５）に対応している。即ち、ＰＣＭ信号ａ
のレンジビットが゜“１１丁２、レンジ内ビ゛ツトが“
１１ｒ゛であれば、第２図のＭａＸ（７）ＬＥＤ（Ｌ１
）に対応する出力端子Ｂ１が゛１゛となる。またレンジ
ビットが゜゜１０丁゛〔５〕、レンジ内ビ゛ツトが゜“
００Ｆ゛〔１〕てあれば、記録信号は、Ｍａｘの信号を
１とすると、ほぼその貧であるから、例えば−４ｄＢの
ＬＥＤ（Ｌ５）に対応する出力端子Ｂ５が゜“１゛とな
る。デコーダ・マトリックス回路２２の出力信号はオア
回路２３に供給される。

このオア回路２３は記録信号のピークレベル以下のＬＥ
Ｄ（Ｌｉ）〜（Ｌｌ５）を全部点灯するために設けてあ
る。即ち、デコーダ・マトリックス回路２２の出力信号
が“００００１００・・・・・・０゛（Ｂ５が“゜１゛
）であれば、オア回路２３の出力端子Ｂ１〜Ｂｌ５から
得られる信号は゜゜００００１１・・・・・１゛となる
。なおこのオア回路２３の出力信号は、第２図の標本化
保持回路におけるサンプリング周波数（例えば４４ＫＨ
ｚ１即ちオーディオ帯域２２ＫＨｚのほぼ２倍の周波数
）で刻々と変化する。従つて、このオア回路２３の出力
信号に基いてＬＥＤ（Ｌ１）〜（Ｌｌ５）を点灯させて
も、記録信号のピーク値を認識することは不可能である
。オア回路２３の出力信号はシフトレジスタ２４に供給
される。

このシフトレジスタ２４は、第４図に示すように、ＬＥ
Ｄ（Ｌ１）〜（Ｌｌ５）に対応したフリップ・フロップ
（ＦＦｌ）〜（ＦＦｌ５）から構成されている。これら
のフリップ・フロップ（ＦＦｌ）〜（ＦＦｌ５）は互に
直列に接続され、そのプリセット端子ＰＲにはナンドゲ
ート（Ｇ１）〜（Ｇｌ５）を介してオア回路２３の出力
信号が供給される。なおこのナンドゲート（Ｇ１）〜（
Ｇｌ５）の他方の入力端子には、サンプリング周期と実
質的に同じ周期のプリセットパルスＰｐが供給されてい
る。またフリップ・フロップ（ＦＦｌ）〜（ＦＦｌ５）
の各クロック端子には所定周波波数（例えば３０Ｈｚ）
のシフトパルスＳｐがインバータ２７を介して供給され
る。またフリップ●フロップ（ＦＦｌ）のリセット端子
Ｒにはインバータ２８を介して常に高レベルの信号″Ｆ
′が供給され、セット端子Ｓにはインバータ２９を介し
て常に低レベルの信号“０゛が供給されている。この結
果、ナンドゲート （Ｇ１）〜（Ｇｌ５）にプリセット
パルスＰｐが供給されると、オア回路２３の出力信号が
ナンドゲート（Ｇ１）〜（Ｇｌ５）を経てフリップ●フ
ロップ（ＦＦｌ）〜（ＦＦｌ５）のプリセット端子に供
給される。このためフリップ・フロップ（ＦＦｌ）〜（
ＦＦｌ５）がこの出力信号に応じてセット状態となる。
例えば、オア回路２３の出力信号が“゜００００１１・
・・・・１゛であれば、フリップ・フロップ（ＦＦ５）
〜（ＦＦｌ５）がセットされ、夫々の出力端子Ｑが４６
Ｆ′となり、シフトレジスタ２４に゛００００１１・・
・・・１゛が書込まれる。なお残りのフリップ・フロッ
プ（ＦＦｌ）〜（ＦＦ４）はリセット状態となつている
。そして各フリップ◆フロップ（ＦＦｌ）〜（ＦＦｌ５
）のセット側の出力端子？〜Ｂｌ５の信号はＬＥＤ駆動
回路２５に供給され、上述の場合には、ＬＥＤ（１−．
）〜（Ｌｌ５）が点灯される。シフトレジスタ２４に書
込まれた情報は、各フリップ・フロップ（ＦＦｌ）〜（
ＦＦｌ５）のクロック端．子に供給されるシフトパルス
Ｓｐによつて順次右にシフトされる。即ち、第４図の左
端のフリップ・フロップ（ＦＦｌ）のセット入力端子Ｓ
には符号゜゜０”リセット入力端子Ｒには信号゜“１゛
が供給されているから、シフトパルスＳｐが供給される
ごとに、セット状態のフリップ・フロップ（ＦＦｌ）〜
（ＦＦｌ５）が順次リセット状態となつて、出力端子Ｂ
１〜Ｂｌ５が順次゜゜０゛となる。このシフトパルスＳ
ｐの周波数は、例えば３０Ｈｚ程度であるので、記録信
号のピーク値まで点灯されたＬＥＤ（Ｌ５）〜（Ｌｌ５
）はほぼ３３．３ｒ］１ＳｅＣの周期で比較的ゆるやか
に上位桁から順次に消灯される。従つて、シフトパルス
Ｓｐの一周期間において、サンプリング周波数（４４Ｋ
Ｔｎ１ｔ）で刻々変化する記録信号のピークレベルに相
当する情報がシフトレジスタ２４にほぼ瞬時に書込まれ
、ＬＥＤ（Ｌ１）〜（Ｌｌ５）がピークレベルまで点灯
する。

そしてこのＬＥＤ（Ｌ１）〜（Ｌｌ５）によるピーク値
表示はノシフトパルスＳｐの周期でゆるやかに上位桁か
ら消えてゆく。なお第２図のＭａｘに相当する全部のＬ
ＥＤ（Ｌ１）〜（Ｌｉ５）が点灯された場合には、シフ
トパルスＳｐが３０Ｈｚであれば、ほぼ０．聞２間かか
つて全部のＬＥＤが消灯される。上述の実施例において
は、−チャンネルの記録信号のピーク値表示について説
明したが、２チャンネルもしくは多チャンネルのピーク
値表示も行なうことができる。

すなわち２チャンネルの場合には、第２図の表示パネル
１３及び第３図のピーク表示回路１１が夫々２個必要と
なるが、ピーク表示回路１１のデコーダ・マトリックス
回路２２及びオア回路２３については、これらを時分割
して使用することにより２チャンネルに共用することが
できる。またシフトパルスＳｐの周波数については、例
えば１Ｈｚ程度にすると、ピーク値表示回路１１にピー
ク値ホールドの機能を与えることができる。

なお一定周期の複数のパルスから成るパルス群が間欠的
にシフトパルスＳｐとして供給されるようにしてもよい
。この場合には、シフトパルスＳｐが供給されていない
間にはピーク値が表示され、シフトパルスＳｐが供給さ
れると上述の実施例と同様にピーク値表示が所定の時定
数で減衰する。また上述の実施例においては、ピークレ
ベルの表示をＤＢ単位で行なつたが、等間隔のレベル表
示を行なつてもよい。なお第３図のオア回路２３につい
ては、シフトレジスタ２４の後にこの回路を設けるよう
にしてもよい。

即ち、シフトレジスタ２４には、デコーダ・マトリック
ス回路２２からの、例えば゜゜００００１０・・・・・
・０゛のような信号が記憶され、これが順次右にシフト
されるようにし、このシフトレジスタ２４の出力信号を
オア回路２３に供給して“゜０００１１・・・・・１゛
の信号を形成し、ピーク値以下の全部のＬＥＤの点灯を
行なうようにしてもよい。

本発明は上述の如く、ディジタル信号をシフトレジスタ
に供給して保持し、このシフトレジスタの出力信号を表
示装置に供給して上記ディジタル信号が有する情報のレ
ベルを表示するようにし、所定のクロックパルスに応じ
て上記シフトレジスタに保持された信号を直列的にシフ
トするようにした。故にディジタル信号をレベル表示の
ための信号として直接に使用しているので、表示の遅延
をなくして瞬時に信号のピーク値を表示することができ
る。またシフトレジスタをシフトするクロックパルスの
周波数を適当に選定することによつて、表示されたピー
ク値の減衰時間を最適に設定することができ、この結果
、表示されたピーク値を容易に認識し得るようにするこ
とができる。

【図面の簡単な説明】

第１図は本発明をＰＣＭレコーダに適用した場合の一実
施例を示す系統図、第２図は２進化信号のピーク値を表
示するための第１図に示す表示パネルの平面図、第３図
は第１図に示すピーク表示回路のブロック図、第４図は
第３図に示すシフトレジスタの回路図である。 なお図面に用いられている符号において、２は標本化保
持回路、３はＡ−Ｄ変換回路、１１はピーク表示回路、
１３は表示パネル、１９はシフトレジスタ、２２はデコ
ーダ・マトリックス回路、２３はオア回路、２４はシフ
トレジスタ、２５はＬＥＤ駆動回路である。

Claims (1)

【特許請求の範囲】
1. １ ディジタル信号をシフトレジスタの各記憶素子に供
   給して保持し、このシフトレジスタの各記憶素子から得
   られる複数の出力を夫々表示装置に供給して上記ディジ
   タル信号が有する情報のレベルをこの表示装置によつて
   表示するように構成し、この際、上記シフトレジスタに
   保持された信号を所定のクロックパルスに応じて直列的
   にシフトし得るように構成したレベル表示回路。