JPS6039262A - ダイナミツクｍｏｓメモリーのリフレツシユ・ロジツクの試験および検査を行なう装置 - Google Patents
ダイナミツクｍｏｓメモリーのリフレツシユ・ロジツクの試験および検査を行なう装置Info
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- JPS6039262A JPS6039262A JP59139743A JP13974384A JPS6039262A JP S6039262 A JPS6039262 A JP S6039262A JP 59139743 A JP59139743 A JP 59139743A JP 13974384 A JP13974384 A JP 13974384A JP S6039262 A JPS6039262 A JP S6039262A
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- response
- microprocessor
- refresh
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- Apparatus For Radiation Diagnosis (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（関連出願）
下記の本願と同じ日刊けにおいて出願され、本願と同じ
譲受人に譲渡さねた米国特許出願は本、願と関連を有ず
ろもので、参考のため本文に引用される１、即ち、 １９８ろイに７月５日出願のＴ、Ｌ、Ｍｕｒｒａｙ、
Ｊｒ、、Ｋ、 Ｃ０Ｙｕ お」：びＴ、○、Ｈｏ１ｉｃ
ｙ の米国特許出願第５１則７１２号「陰（・ワ線管デ
ィスプレイのタイミング・ロンツクの試験および検査を
１１な５装置１でｌお、Ｆひその方法」 本発明は、データ処理／ステムに関し、特にメモリー・
リフｌ／ツ／ユ・ロジックの試験を行なうだめの装置に
関する。
譲受人に譲渡さねた米国特許出願は本、願と関連を有ず
ろもので、参考のため本文に引用される１、即ち、 １９８ろイに７月５日出願のＴ、Ｌ、Ｍｕｒｒａｙ、
Ｊｒ、、Ｋ、 Ｃ０Ｙｕ お」：びＴ、○、Ｈｏ１ｉｃ
ｙ の米国特許出願第５１則７１２号「陰（・ワ線管デ
ィスプレイのタイミング・ロンツクの試験および検査を
１１な５装置１でｌお、Ｆひその方法」 本発明は、データ処理／ステムに関し、特にメモリー・
リフｌ／ツ／ユ・ロジックの試験を行なうだめの装置に
関する。
ケータ処理／ステムレ１、金属酸化物半導体（ＭＯＳ）
グイシミツク・ランダム・アクセス・メモリーなイ１ず
ろ。ＭＯＳメモメモニ格納さＪｚだ情報は、！１．１Ｊ
に活動状態かそノ１．程活発てフ、「いよ５なアト゛レ
ス場所においては周期的ＤＣＩＪフレッシュさ」１なげ
ノ１ばならない。リフレッシュ・ロジックの故障は間欠
的／、［エラロンもたらず結果とｌｃろが、その原因ば
７１１定が困つ）１１である。
グイシミツク・ランダム・アクセス・メモリーなイ１ず
ろ。ＭＯＳメモメモニ格納さＪｚだ情報は、！１．１Ｊ
に活動状態かそノ１．程活発てフ、「いよ５なアト゛レ
ス場所においては周期的ＤＣＩＪフレッシュさ」１なげ
ノ１ばならない。リフレッシュ・ロジックの故障は間欠
的／、［エラロンもたらず結果とｌｃろが、その原因ば
７１１定が困つ）１１である。
典Ｊｌ的なシステム如ついては、メモリーのリフレノン
ツー操作か実施可能であ２）ことなＭＯＳメモ’Ｊ Ｋ
（Ｍ号するためＣＰＵ内のロジックを提供する米国特許
第４，３１７．１６９号［集中化されたメモリー・リフ
レッシュを行な５データ処理システム」において記載さ
れている。Ｍ ＯＳメモリーにおけるロジックは、必要
以上に更に頻繁（（メモリーラリフレッシュするメモリ
ー・リフレツ／ユ信号の受入れまたは排除を行なうこと
ができイ）。
ツー操作か実施可能であ２）ことなＭＯＳメモ’Ｊ Ｋ
（Ｍ号するためＣＰＵ内のロジックを提供する米国特許
第４，３１７．１６９号［集中化されたメモリー・リフ
レッシュを行な５データ処理システム」において記載さ
れている。Ｍ ＯＳメモリーにおけるロジックは、必要
以上に更に頻繁（（メモリーラリフレッシュするメモリ
ー・リフレツ／ユ信号の受入れまたは排除を行なうこと
ができイ）。
ＭＯＳメモリーの動作の試験および検査のため 。
の手法については、米国特許第４，３５９．７７１号［
メモリー内のエラー制御装置の動作の試験および検査を
行なう方法および装置」において記載されている、ソフ
トウェア・エラー再卦込み制菌製置は、エラーの訂正お
よび検１］ｊ （Ｅ Ｄ Ａ Ｃ）回路と関連し、て、
予め定めた速度においてル）るメモリー・モジュールの
各場所から読出された情報の削正バージョンの書込みを
行なう。
メモリー内のエラー制御装置の動作の試験および検査を
行なう方法および装置」において記載されている、ソフ
トウェア・エラー再卦込み制菌製置は、エラーの訂正お
よび検１］ｊ （Ｅ Ｄ Ａ Ｃ）回路と関連し、て、
予め定めた速度においてル）るメモリー・モジュールの
各場所から読出された情報の削正バージョンの書込みを
行なう。
これらのシステムはいずれもリフレッシュ・ｒコシツク
の検査を行な５装置を提供するものてば／、（い。
の検査を行な５装置を提供するものてば／、（い。
グイシミツクＭ ＯＳメモリーのリフレッシユバロジッ
クを容易に試験するための装置を備えたデータ処理シス
テムに対ずろ需要がある。リフレッシュ・ロジックの不
適正な操作は間欠的なエラーを惹起する結果となるが、
その源を見出すことは公ＩＣｌ、 Ｌ・。
クを容易に試験するための装置を備えたデータ処理シス
テムに対ずろ需要がある。リフレッシュ・ロジックの不
適正な操作は間欠的なエラーを惹起する結果となるが、
その源を見出すことは公ＩＣｌ、 Ｌ・。
従って、本発明の主プｆ目的は、ＭＯＳグイナミノク・
メモリー・システムのリフレッシュ・ロジックの試験お
よび検査を行なうための改善された低コストの装置の提
供にある。
メモリー・システムのリフレッシュ・ロジックの試験お
よび検査を行なうための改善された低コストの装置の提
供にある。
本発明の一目的は、オフィス環境においてシステムが据
えイ」けら：１１ろ時、リフレノ／二操作の試ｊｊ＋５
７および５険査を容易にずろための装置の提供に矛）イ
）。
えイ」けら：１１ろ時、リフレノ／二操作の試ｊｊ＋５
７および５険査を容易にずろための装置の提供に矛）イ
）。
−１−゛−タ処理システムば、全てが１つのシステム・
バス（（苅して接続さ〕１．た中央処理装置、人出力マ
イクロプロセツサ、Ｍ ＯＳ主記憶装置および人出カメ
モリ−を有ずろ。
バス（（苅して接続さ〕１．た中央処理装置、人出力マ
イクロプロセツサ、Ｍ ＯＳ主記憶装置および人出カメ
モリ−を有ずろ。
ＣＰＵ１主、３２μ秒毎に列状のＭＯＳメモリーのりフ
レソノユを行なうため割込みが行なわれる。
レソノユを行なうため割込みが行なわれる。
リフレッシュ・サイクル数は、１２８回のリフレ、Ｊ彪
ｌソ壮Ｊ ソンユ・サイクルの後輪埋置１の信号τ生じるカウント
されろ。工１０−フィクロプロセッサは、１２μ秒毎に
この信号の試験を行ない、信号が論理値口であった場合
１の試験の回数のカウントを保存する。Ｉ１０マイクロ
プロセッサ（ｉ、信号が論１里（直１である時、カウン
トが３４０および６４５の間（であってリフレッシュ・
サイクルが適当な頻度で生じつつある適正な操作を示す
時を検査する。
ｌソ壮Ｊ ソンユ・サイクルの後輪埋置１の信号τ生じるカウント
されろ。工１０−フィクロプロセッサは、１２μ秒毎に
この信号の試験を行ない、信号が論理値口であった場合
１の試験の回数のカウントを保存する。Ｉ１０マイクロ
プロセッサ（ｉ、信号が論１里（直１である時、カウン
トが３４０および６４５の間（であってリフレッシュ・
サイクルが適当な頻度で生じつつある適正な操作を示す
時を検査する。
本発明の斬新な特徴については、特に頭せ１の６許請求
の範囲に記載されている。しかし、本発明自体は、その
構成および作用の双方むでついて、［′Ａ面に関して以
下の記述を照合す第１は最もよく理１１＋イすることか
できよつ。
の範囲に記載されている。しかし、本発明自体は、その
構成および作用の双方むでついて、［′Ａ面に関して以
下の記述を照合す第１は最もよく理１１＋イすることか
できよつ。
第１図は、アプリケーション・プロセンサとしてのファ
ームウェアが制御する中央処理装ｆＦＪ （ＣＰＵ）２
と、人出カプロセッサとしてのマイクロプロセッサ４と
を含むデータ処理システム１の全体図である。
ームウェアが制御する中央処理装ｆＦＪ （ＣＰＵ）２
と、人出カプロセッサとしてのマイクロプロセッサ４と
を含むデータ処理システム１の全体図である。
システムのアプリケーションは、６４ＫＸ１６ビノト・
ワードのグイシミツク主記１、ヒ装置６ＶＣ格納された
ノフトウエア・プログラムを実行ずろＣＰ［第２によっ
て実施される。ソフトウェアの命令を実行するためＣＰ
［第２により用いらｔｌろマイクロプログラムは、ＡＫ
ｘＡ８ビット・ワードの読出し専用メモリー８に格納さ
れる。
ワードのグイシミツク主記１、ヒ装置６ＶＣ格納された
ノフトウエア・プログラムを実行ずろＣＰ［第２によっ
て実施される。ソフトウェアの命令を実行するためＣＰ
［第２により用いらｔｌろマイクロプログラムは、ＡＫ
ｘＡ８ビット・ワードの読出し専用メモリー８に格納さ
れる。
マイクロプロセッサ４と関連しているのは、８ＫＸ３ピ
ント・ワードゝの読出し専用メモリー（ＲＯＭ）４−２
と、３２ＫＸ８ビット・ワードのダイナミックランダム
・アクセス・メモリー（ＲＡＭ）ｆ、５である。ＲＯＭ
Ａ−２は、データ処理システム１の始動および初期化の
ため必要なファームウェア・ルーチンを格納している。
ント・ワードゝの読出し専用メモリー（ＲＯＭ）４−２
と、３２ＫＸ８ビット・ワードのダイナミックランダム
・アクセス・メモリー（ＲＡＭ）ｆ、５である。ＲＯＭ
Ａ−２は、データ処理システム１の始動および初期化の
ため必要なファームウェア・ルーチンを格納している。
ＲＡＭａ−６は、テーブル、通信側御プログラムぢよび
汎月１非同期送受信制御装置（ＵＡＲＴ）ａｄをエミュ
レートスろためのファームウェア、ＵＡＲＴろ４による
キーボード６４−２、フロッピ０−・ディスク制御装置
（ＦＤＣ）３８によるフロッピー・ディスク、１ＪＡＲ
Ｔ１６によるプリンタ、１０−２および陰極線管制御装
置（（、ＲＴＣ）２０の夫々の制御のためのファームウ
ェアを格納している。
汎月１非同期送受信制御装置（ＵＡＲＴ）ａｄをエミュ
レートスろためのファームウェア、ＵＡＲＴろ４による
キーボード６４−２、フロッピ０−・ディスク制御装置
（ＦＤＣ）３８によるフロッピー・ディスク、１ＪＡＲ
Ｔ１６によるプリンタ、１０−２および陰極線管制御装
置（（、ＲＴＣ）２０の夫々の制御のためのファームウ
ェアを格納している。
ＲＡＭ、ｉ−６はまた、多数のアドレス場所、即し相互
に通信するためＣＰ［第２およびマイクロプロセッサＡ
Ｋより使用さ１１．る「メールボックス」を含んでいる
。
に通信するためＣＰ［第２およびマイクロプロセッサＡ
Ｋより使用さ１１．る「メールボックス」を含んでいる
。
ＣＰＵ２および上記憶装に６は、バス交換レジスタ１Ｂ
ｉｃ対して接続されろ１６ビツトのデータ・バス１６に
わたってその間１（データ馨転送する。
ｉｃ対して接続されろ１６ビツトのデータ・バス１６に
わたってその間１（データ馨転送する。
また、バス交換レジスタ１８に対しては、８ビツトのデ
ータ・バス１４が接続さ」１ている。バス交換レジスタ
１８は、２つの８ビット・バイトとし。
ータ・バス１４が接続さ」１ている。バス交換レジスタ
１８は、２つの８ビット・バイトとし。
てデータ・バス１Ａ上に転送するためデータ・バス１６
から１６ビツトのデータを受取り、またデータ・バス１
６上に転送するためデータ・バス１Ａから８ビツト・バ
イトを受取る。マイクロプロセッサ４、Ｐ！ＡＭＩＩ−
６、ＣＲＴＣ２０、ＵＡＲＴ３４、Ａ４．４６、および
ＦＤＣ３８は全て一緒にデータ・バス１Ａに対して接続
されている。
から１６ビツトのデータを受取り、またデータ・バス１
６上に転送するためデータ・バス１Ａから８ビツト・バ
イトを受取る。マイクロプロセッサ４、Ｐ！ＡＭＩＩ−
６、ＣＲＴＣ２０、ＵＡＲＴ３４、Ａ４．４６、および
ＦＤＣ３８は全て一緒にデータ・バス１Ａに対して接続
されている。
またこのデータ・バスＩＡＩＣ対しては、ディスク装置
５２−２の制御のための周辺インターフェース・アダプ
タ５２と、非同期ホード４８を介してデータ文字を送受
するための非同期回線Ｕ Ａ ＲＴＡＡと、ＣＲＴ２０
−１０上の表示のための文字を格納する２に×８ビット
・ワードのランダム・アクセス・メモリー（ＲＡＭ）２
０−Ａと、属性文字を格納するだめの８ビツト・ワード
の属性ランダム・アクセス・メモリー（ＲＡＭ）２０−
６か接続されている。属性文字は、一般に、文字もしく
しま文字フィールドに下線を引くか、ある選択された文
字または文字フィールドを点滅させるか、または比較的
例ろく表示させる如きＣＲＴ２０−１０の表示機能のた
め使用されろ。ＲＡＭ２０−４に格納された文字コード
は、ＣＲＴ２０−１０の表面」二に文字を表示するデー
タのラスタ線を表わずコードを生成するＡＫ×８ビット
・ワードのキャラクタ・ゼネレータのランダム・アクセ
ス・メモリー（ＲＡＭ）２０−２に対して与えら第１ろ
。
５２−２の制御のための周辺インターフェース・アダプ
タ５２と、非同期ホード４８を介してデータ文字を送受
するための非同期回線Ｕ Ａ ＲＴＡＡと、ＣＲＴ２０
−１０上の表示のための文字を格納する２に×８ビット
・ワードのランダム・アクセス・メモリー（ＲＡＭ）２
０−Ａと、属性文字を格納するだめの８ビツト・ワード
の属性ランダム・アクセス・メモリー（ＲＡＭ）２０−
６か接続されている。属性文字は、一般に、文字もしく
しま文字フィールドに下線を引くか、ある選択された文
字または文字フィールドを点滅させるか、または比較的
例ろく表示させる如きＣＲＴ２０−１０の表示機能のた
め使用されろ。ＲＡＭ２０−４に格納された文字コード
は、ＣＲＴ２０−１０の表面」二に文字を表示するデー
タのラスタ線を表わずコードを生成するＡＫ×８ビット
・ワードのキャラクタ・ゼネレータのランダム・アクセ
ス・メモリー（ＲＡＭ）２０−２に対して与えら第１ろ
。
ビデオイぎ号保持１コシツク２０−８は、ＣＲＴＣ２０
、キャラクタ・ゼネレータＲＡＭ２０−２およびＣＲＴ
２０−１０の表面上に文字列を生成するための属性ＲＡ
Ｍ２０−１に対し、て接続さＪｔている。
、キャラクタ・ゼネレータＲＡＭ２０−２およびＣＲＴ
２０−１０の表面上に文字列を生成するための属性ＲＡ
Ｍ２０−１に対し、て接続さＪｔている。
ＦＤＣ３８は、典型的には、米国マサチューセッツ州０
１７６０、ナチツク市ナチツク・エクゼキューチブ・パ
ーク１のＮＥＣＥｌｅｃｔｒｏｎｉｃｓＵＳＡ社のマイ
クロコンピュータ事業部発行のＮＥｏ １９８２年カタ
ログに記載さ第１．たＮＥＣμＰＤ７６５単／倍密度フ
ロッ単一倍密度フロッピー置である。
１７６０、ナチツク市ナチツク・エクゼキューチブ・パ
ーク１のＮＥＣＥｌｅｃｔｒｏｎｉｃｓＵＳＡ社のマイ
クロコンピュータ事業部発行のＮＥｏ １９８２年カタ
ログに記載さ第１．たＮＥＣμＰＤ７６５単／倍密度フ
ロッ単一倍密度フロッピー置である。
マイクロプロセッサ４は、典型的には、Ｍｏｔｏ−ｒｏ
ｌａ社のＭＣ＜５８ＢＯ９型８ビツトのマイクロ処理装
置である。ＰＩＡ５２ば、典型的にはＭｏ−１ｏｒｏｌ
ａ社のＭ０６８Ｂ２１型周辺インターフェース・アダプ
タである。ＣＲＴｃ２０）ま典型的には、Ｍｏｔｏｒｏ
ｌａ社のＭ（，６８ＢＡＳ型コントローラである。
ｌａ社のＭＣ＜５８ＢＯ９型８ビツトのマイクロ処理装
置である。ＰＩＡ５２ば、典型的にはＭｏ−１ｏｒｏｌ
ａ社のＭ０６８Ｂ２１型周辺インターフェース・アダプ
タである。ＣＲＴｃ２０）ま典型的には、Ｍｏｔｏｒｏ
ｌａ社のＭ（，６８ＢＡＳ型コントローラである。
マイクロプロセッサＡ、ＰＩＡ５２および（、ＲＴＣ２
０ば、米国テキサス州７８７２１、オースチ゛／市ブル
ースメイン’、＋ｉ５ ’Ｅ ３ Ｓ ：、］ 第１）
Ｍｏ ｔｏｒｏ Ｉ ａＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｐｒｏｄｕｃｔｓ社の１９８１４１：。
０ば、米国テキサス州７８７２１、オースチ゛／市ブル
ースメイン’、＋ｉ５ ’Ｅ ３ Ｓ ：、］ 第１）
Ｍｏ ｔｏｒｏ Ｉ ａＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｐｒｏｄｕｃｔｓ社の１９８１４１：。
版権の「モトローラ社マイクロプロセッサ・データ・マ
ニアル」に記載されている。
ニアル」に記載されている。
ＵＡＲＴ３．ｉ、４４および第６ば、典型的には、米国
カルフォルニア州９ＡＯＢ６、サニーウイル市イースト
・アークス・アベニュー８１１のＳｉ−ｇｎｃｔｉｃｓ
社の１９８２版権の「シグネチツクス受イ言コノトロー
ラである。
カルフォルニア州９ＡＯＢ６、サニーウイル市イースト
・アークス・アベニュー８１１のＳｉ−ｇｎｃｔｉｃｓ
社の１９８２版権の「シグネチツクス受イ言コノトロー
ラである。
第２図においては、主記憶装置６および工１０ＲＡＭ／
ｌ−，５が金属酸化物半導体（ＭＯＳ）ランダム・アク
セス・メモリーである。各ビット位置はリフレッシュさ
れ、即ち、１つのビットを表わず電荷は周ＩＪＩ的に更
新さハなけ第９．ばならない。リフレッシュし損なうと
、通常のデータ処理において頻繁にアクセスさＪｌない
ビット位置におけるデータ・ビットの脱落を生じる結果
になろ。データ・ピノ］・の脱落は、不規則的なパター
ンにおいて生じて、検出乞困難にずろ。
ｌ−，５が金属酸化物半導体（ＭＯＳ）ランダム・アク
セス・メモリーである。各ビット位置はリフレッシュさ
れ、即ち、１つのビットを表わず電荷は周ＩＪＩ的に更
新さハなけ第９．ばならない。リフレッシュし損なうと
、通常のデータ処理において頻繁にアクセスさＪｌない
ビット位置におけるデータ・ビットの脱落を生じる結果
になろ。データ・ピノ］・の脱落は、不規則的なパター
ンにおいて生じて、検出乞困難にずろ。
本発明１′ｉ、ある予め定めた時間ｉにおいて生じろり
フレツシユ・サイクルの回数をカウントずろことにより
リフレッシュ・ロジックの検査を行な５ための装置を提
供するものである。
フレツシユ・サイクルの回数をカウントずろことにより
リフレッシュ・ロジックの検査を行な５ための装置を提
供するものである。
８ＭＨｚの発振器７０は、カウンタ７２に対して加えら
れろ信号８ Ｍ ＨＯＳ Ｃ＋ＯＯを生成する１、７２
は、この３ＭＨｚの周波数を２５６により除して出力信
号ＲＥＦＲＴｌｖｉ＋ＤＯにおいて６２μ秒のサイクル
を与える。フリップフロップ７Ａは、信号ＲＥＦＲＴＭ
＋ＯＯの立上りと同時にセットさ第１る。ソリツブフロ
ップ７Ａからの出力信号ＲＦＳＨＲＱ＋ＯＯは、タイミ
ング信号Ｐ ＨＡ Ｓ。
れろ信号８ Ｍ ＨＯＳ Ｃ＋ＯＯを生成する１、７２
は、この３ＭＨｚの周波数を２５６により除して出力信
号ＲＥＦＲＴｌｖｉ＋ＤＯにおいて６２μ秒のサイクル
を与える。フリップフロップ７Ａは、信号ＲＥＦＲＴＭ
＋ＯＯの立上りと同時にセットさ第１る。ソリツブフロ
ップ７Ａからの出力信号ＲＦＳＨＲＱ＋ＯＯは、タイミ
ング信号Ｐ ＨＡ Ｓ。
Ａ＋ＩＱの立上りと同時にセットさね、ろフリップフロ
ップ７６のＤターミナルに対して加えられる。
ップ７６のＤターミナルに対して加えられる。
出力信号Ｆ（ＦＲＱ２Ｌ−０［）はＣＰＩＪ２の割込み
を行なうため論理値Ｏに強制されて、ＣＰＵ２か次（１
’）ＣＰＵ２のサイクルにおいてリフレッシュ・サイク
ルへ分岐ずろことを可能にする。
を行なうため論理値Ｏに強制されて、ＣＰＵ２か次（１
’）ＣＰＵ２のサイクルにおいてリフレッシュ・サイク
ルへ分岐ずろことを可能にする。
ＣＰ［第２はＲＯＭＡ−２をアドレス指定する信号Ｒ３
ＡＤＯＯ＋００乃至Ｒ８ＡＤ１１＋００を生成して、Ｒ
ＯＭＡ−２にセットすれた分岐ルーチンの最初のファー
ムウェア・ワー１−゛を読ａ：、 ｉ−１信号ＲＯＭＤ
００−１７＋００がＲＯＭＡ−２から杭用されろ。デコ
ーダ５３は、信号ＲＯＭＤろ５＋００乃至ＲＯＭＤろ７
＋００および信号ＲＯＭＤ７１５＋００乃至ＲＯＭ］Ｍ
７＋００に応答してリフレソンユ信号ＲＦＲＥＳＨ−０
０を生成ずろことによりフリップフロップ、７６をリセ
ットする。
ＡＤＯＯ＋００乃至Ｒ８ＡＤ１１＋００を生成して、Ｒ
ＯＭＡ−２にセットすれた分岐ルーチンの最初のファー
ムウェア・ワー１−゛を読ａ：、 ｉ−１信号ＲＯＭＤ
００−１７＋００がＲＯＭＡ−２から杭用されろ。デコ
ーダ５３は、信号ＲＯＭＤろ５＋００乃至ＲＯＭＤろ７
＋００および信号ＲＯＭＤ７１５＋００乃至ＲＯＭ］Ｍ
７＋００に応答してリフレソンユ信号ＲＦＲＥＳＨ−０
０を生成ずろことによりフリップフロップ、７６をリセ
ットする。
信号ＲＦＲＩ号５Ｈ−００はドライバ５４によって反転
される。ドライバ５４からの出カイぎ号ＲＦＲＥ Ｓ
Ｈ＋００は、クロック信号Ｔ工ＭＥＯ２＋００によりレ
ジスタ５６に対して格納されろ。レジスタ５６からの出
カ信号ＲＭＲＥＦＳ＋００はクロック信号ＰＨＡＳ、Ａ
＋１０によってレジスタ５７に対しヌ）・ローブされ、
出力信号ＲＥＦＲ８Ｈ＋ＤＯ）ｔ、−ｙルチプＶクサＣ
ＭＵｘ’）６０ＶＣ対して加えらＡする。
される。ドライバ５４からの出カイぎ号ＲＦＲＥ Ｓ
Ｈ＋００は、クロック信号Ｔ工ＭＥＯ２＋００によりレ
ジスタ５６に対して格納されろ。レジスタ５６からの出
カ信号ＲＭＲＥＦＳ＋００はクロック信号ＰＨＡＳ、Ａ
＋１０によってレジスタ５７に対しヌ）・ローブされ、
出力信号ＲＥＦＲ８Ｈ＋ＤＯ）ｔ、−ｙルチプＶクサＣ
ＭＵｘ’）６０ＶＣ対して加えらＡする。
ＣＰＵ２は、信号ＤＡＢＳＯａ＋００乃至ＤＡＢＳ１９
−１−Ｄｏにかけて行および列アドレスを生成ずろ。信
号ＦＩＭＲＥＦＳ＋ＯＯはＡＮＤゲート８２に対してツ
バ］えられて、アドレス信号ＤＡＢＳ００−１−００乃
至ＤＡＢＳ１９＋ＯＯをレジスタ８０に対しストローブ
するため、ＰＨＡＳ、Ｂ＋１０の時点で信号ＬＡＤＲＣ
Ｋ＋００を生成する。
−１−Ｄｏにかけて行および列アドレスを生成ずろ。信
号ＦＩＭＲＥＦＳ＋ＯＯはＡＮＤゲート８２に対してツ
バ］えられて、アドレス信号ＤＡＢＳ００−１−００乃
至ＤＡＢＳ１９＋ＯＯをレジスタ８０に対しストローブ
するため、ＰＨＡＳ、Ｂ＋１０の時点で信号ＬＡＤＲＣ
Ｋ＋００を生成する。
主記憶装置６の各出力ビットおよびＩｌｏ ＲＡＭＡ−
６に対して１つのメモリー・チップがある。主記憶装置
６ば１６チツプからなり、工／○ＲＡＭＡ−６は８チツ
プからなっている。各チップは、内部において、２５６
×２５６ビソトのマトリックスとして構成されている。
６に対して１つのメモリー・チップがある。主記憶装置
６ば１６チツプからなり、工／○ＲＡＭＡ−６は８チツ
プからなっている。各チップは、内部において、２５６
×２５６ビソトのマトリックスとして構成されている。
各ビットの位置は、８ビツトの行アドレスと８ビツトの
列アト７スにより識別される。リフレッシュ操作は、１
回に１行のリフレッシュを行なう。従って、８つのアド
レス指定しか必要でない。
列アト７スにより識別される。リフレッシュ操作は、１
回に１行のリフレッシュを行なう。従って、８つのアド
レス指定しか必要でない。
信号ＲＡＳは、行了ドレス選択信号を選択する。
従って、ＭＵＸ９２は、リフレッシュすベキ行を選択す
るため、主記憶装置乙に対して加えられろ８つの・信号
Ｌ６ＡＤ１２＋００乃至Ｌ６ＡＤ１９＋００を選択する
。
るため、主記憶装置乙に対して加えられろ８つの・信号
Ｌ６ＡＤ１２＋００乃至Ｌ６ＡＤ１９＋００を選択する
。
ＭＵＸ９０しま、行アトゝレス信号ＡＢＵＳ １３＋０
０乃至ＡＢＵＳ２０＋００を選択して選択された行のリ
フレッシュを行なうため、行アドレスイキ号ＲＡ Ｍ
Ａ Ｏロ一り口乃至ＲＡＭＡＯ７−００を生成ず石。主
記憶装置６および工１０ ＲＡＭＡ−６の双方のリフレ
ッシュ操作はＣＰＵ２によって制向される７、 このロジックの試、験は下記の如く行なわれる。
０乃至ＡＢＵＳ２０＋００を選択して選択された行のリ
フレッシュを行なうため、行アドレスイキ号ＲＡ Ｍ
Ａ Ｏロ一り口乃至ＲＡＭＡＯ７−００を生成ず石。主
記憶装置６および工１０ ＲＡＭＡ−６の双方のリフレ
ッシュ操作はＣＰＵ２によって制向される７、 このロジックの試、験は下記の如く行なわれる。
１．１０マイクロプロセツザ４はＲＯＭ、ｉ−２に七ノ
ドされたマイクロプログラム・ルーチンに強制さね、ろ
。マイクロプログラムの最初のマイクロワードは工１０
マイクロブロセツザ４に生じろ結果とブ、Ｃす、信号Ｌ
２ Ｌ ＨＧ ２ ＋ ＯＯを生成ずろためデコーダ
６８に交＝Ｊして力■えら才する信号ＵＡＤＲＯ５＋０
０を生成する。信号Ｌ２ＬＲＣ２−１−００はデータ・
バス信号Ｕ Ｄ Ａ Ｔ Ａ ２ ＋Ｕ ＰおよびＵＤ
ＡＴ Ａ ５−１− Ｕ Ｐ乃至ＵＤＡＴＡ７＋［ＪＰ
をレジスタ７８に対してストローブし、これによりＭＵ
χ便川川用用ぎ号ＴＣＮＴＲＥ−００およびＭＵＸ選択
信号ＴＣＮＴＳＩ−１−００，ＴＣ：ＮＴＳ２＋００お
よびＴＣＮＴＳ、１−１−００を／Ｃれぞれ生成し、こ
れらｖｉＭＵＸ６０に対して加えられろ。
ドされたマイクロプログラム・ルーチンに強制さね、ろ
。マイクロプログラムの最初のマイクロワードは工１０
マイクロブロセツザ４に生じろ結果とブ、Ｃす、信号Ｌ
２ Ｌ ＨＧ ２ ＋ ＯＯを生成ずろためデコーダ
６８に交＝Ｊして力■えら才する信号ＵＡＤＲＯ５＋０
０を生成する。信号Ｌ２ＬＲＣ２−１−００はデータ・
バス信号Ｕ Ｄ Ａ Ｔ Ａ ２ ＋Ｕ ＰおよびＵＤ
ＡＴ Ａ ５−１− Ｕ Ｐ乃至ＵＤＡＴＡ７＋［ＪＰ
をレジスタ７８に対してストローブし、これによりＭＵ
χ便川川用用ぎ号ＴＣＮＴＲＥ−００およびＭＵＸ選択
信号ＴＣＮＴＳＩ−１−００，ＴＣ：ＮＴＳ２＋００お
よびＴＣＮＴＳ、１−１−００を／Ｃれぞれ生成し、こ
れらｖｉＭＵＸ６０に対して加えられろ。
ＭＵＸ６０１−ｉ：、リフレッシュ信号ＲＥＦＲ８Ｈ＋
００を選択し、信号ＴＣＮＴＲ１十口Ｏを生成１−ロ。
００を選択し、信号ＴＣＮＴＲ１十口Ｏを生成１−ロ。
信号ＦＩＥＦＲ３）（＋０旧よ６２μ秒毎に循環ずろか
、これはＣＰＵ２がクリップフロップ７６からの信号Ｒ
ＦＲＱ２Ｌ−０旧でより３２μ秒毎だ割込みが行なわれ
ろためである。
、これはＣＰＵ２がクリップフロップ７６からの信号Ｒ
ＦＲＱ２Ｌ−０旧でより３２μ秒毎だ割込みが行なわれ
ろためである。
信号ＲＥ Ｆ ＲＴ Ｍ ＋ ＯＯが論理値１から論理
値口になって１２８サイクル毎に信号Ｔ ＣＮＴ ＦＩ
Ｏ→−ＯＯを生成する時、カウンタ６２は変換の回数
をカウントする。
値口になって１２８サイクル毎に信号Ｔ ＣＮＴ ＦＩ
Ｏ→−ＯＯを生成する時、カウンタ６２は変換の回数
をカウントする。
Ｉ１０マイクロプロセツザ４は、デコーダ６Ｂをして信
号ＬＩＵＳＣ８−Ｄｏを生成させて信号Ｔ ＣＮ Ｔ
ＲＤ ＋ ００をレジスタ６Ａに対してストローブずろ
ように、また信号ＬｌＬＲＣ５−００ヲ生成してＩ１０
マイクロヅロセソザＡＩＬより試験されるべくトランシ
ーバ（ＸＣＶＲ）６６を介してデータ・バス上に出カ信
号ＤＢＵＳＯ６＋ＯＯを置くように強制ずろことにより
、１２μ秒毎に信号Ｔ ＣＮ Ｔ Ｐ Ｏ−４−００の
試験を行なう。
号ＬＩＵＳＣ８−Ｄｏを生成させて信号Ｔ ＣＮ Ｔ
ＲＤ ＋ ００をレジスタ６Ａに対してストローブずろ
ように、また信号ＬｌＬＲＣ５−００ヲ生成してＩ１０
マイクロヅロセソザＡＩＬより試験されるべくトランシ
ーバ（ＸＣＶＲ）６６を介してデータ・バス上に出カ信
号ＤＢＵＳＯ６＋ＯＯを置くように強制ずろことにより
、１２μ秒毎に信号Ｔ ＣＮ Ｔ Ｐ Ｏ−４−００の
試験を行なう。
カウンタ６２は、了ドレス信号Ａ、 Ｂ Ｕ Ｓ Ｏ５
−１−００乃至ＡＢＵＳ １７＋００により使用可能状
態となるデコーダ９ＡのＩ１０マイクロプロセッサ４の
ファームウェア制御の下に２進数Ｏにリセットされる。
−１−００乃至ＡＢＵＳ １７＋００により使用可能状
態となるデコーダ９ＡのＩ１０マイクロプロセッサ４の
ファームウェア制御の下に２進数Ｏにリセットされる。
信号１） Ｂ Ｕ Ｓ ０５ ＋ ０’ Ｏ乃至ＤＢＵ
Ｓ０７斗００に−１１−１工１０マイクロプロセツサ４
からデコーダ９４に対して加えられ、信号ＵＤＡＴＡ０
５＋００乃至ＵＤＡＴＡＯ７＋００＆］：ＸＣＶＲ９６
に対して加えられるのである。
Ｓ０７斗００に−１１−１工１０マイクロプロセツサ４
からデコーダ９４に対して加えられ、信号ＵＤＡＴＡ０
５＋００乃至ＵＤＡＴＡＯ７＋００＆］：ＸＣＶＲ９６
に対して加えられるのである。
下記は、デコーダ６８を介する試験および検査１＋作ノ
ｆｌｉｌ Ｉ １０マイクロ７０セツサ４Ｖｃより生成
される信号に対する論理式である。即ち、（Ａ、ＢＵＳ
１５−１−ＤＯ） （ＡＢＵＳｌａ−）［１０）ＬＩＵ
ＳＣ８−００−（ＡＢＵＳ１７＋０Ｏ）（ＵＯＦＦＢＳ
＋００）（ＩＯＥＮＢＬ−ＩＡ）＋ＡＢＵＳ１６−１−
ＤＯ）（ＡＢＵＳ１５＋００１（ＡＢＵＳ１ａ＋００）
（ｌ０８ＴＲＢ−００） Ｌ２ＬＲＧ２−００−（ＡＢＵＳ１８＋ＯＯ） （ＩＯ
ＥＮＢＬ−ＩＡ）（ＡＢＵＳ１７＋００）（ＡＢＵＳ１
６＋０Ｏ）（ＡＢＵＳＩ５−Ｆ−１］［］１（ＡＦ３Ｕ
Ｓ１．４１＋Ｄｏ）（ＴＩＭＥ２ろ−００１ １ＯＥＮＢＬ−００−（ＡＢＵＳ０５＋０Ｏ）（ＡＢＵ
ＳＯ６＋００→ＡＢＵＳ １２−１−００ ） （８１
℃ＦＲ８Ｈ＋００）（（Ｌ６ＢＳＣＹ−４−００）＋（
Ｕ２ＭＥＭ−ＤＯ））（ＳＹＳＣＬＲ−００） 信号ｌ０ＥＮＢＬ−ＩＡは、こハか入出力データ転送処
理でないことを示している。
ｆｌｉｌ Ｉ １０マイクロ７０セツサ４Ｖｃより生成
される信号に対する論理式である。即ち、（Ａ、ＢＵＳ
１５−１−ＤＯ） （ＡＢＵＳｌａ−）［１０）ＬＩＵ
ＳＣ８−００−（ＡＢＵＳ１７＋０Ｏ）（ＵＯＦＦＢＳ
＋００）（ＩＯＥＮＢＬ−ＩＡ）＋ＡＢＵＳ１６−１−
ＤＯ）（ＡＢＵＳ１５＋００１（ＡＢＵＳ１ａ＋００）
（ｌ０８ＴＲＢ−００） Ｌ２ＬＲＧ２−００−（ＡＢＵＳ１８＋ＯＯ） （ＩＯ
ＥＮＢＬ−ＩＡ）（ＡＢＵＳ１７＋００）（ＡＢＵＳ１
６＋０Ｏ）（ＡＢＵＳＩ５−Ｆ−１］［］１（ＡＦ３Ｕ
Ｓ１．４１＋Ｄｏ）（ＴＩＭＥ２ろ−００１ １ＯＥＮＢＬ−００−（ＡＢＵＳ０５＋０Ｏ）（ＡＢＵ
ＳＯ６＋００→ＡＢＵＳ １２−１−００ ） （８１
℃ＦＲ８Ｈ＋００）（（Ｌ６ＢＳＣＹ−４−００）＋（
Ｕ２ＭＥＭ−ＤＯ））（ＳＹＳＣＬＲ−００） 信号ｌ０ＥＮＢＬ−ＩＡは、こハか入出力データ転送処
理でないことを示している。
信号Ｔ工ＭＥ２ろ−００は、係属中の関連する米国特許
出願第５１０，７１２号に示される発振器に対すｂ信号
Ｌ２ＬＲＣ２−００を調時する。
出願第５１０，７１２号に示される発振器に対すｂ信号
Ｌ２ＬＲＣ２−００を調時する。
信号Ｔ Ｉ Ｍ Ｅ ２ろ−００から生成されろクロッ
ク信号ｌ０８ＴＲＢ−Ｄｏは、継続中の関連する米国特
許出願第５１０，７１２号に示さハだ発振器に対ずろ信
号ＬＩＵＳＣ８−００を１ｊｌ１時ずろ。
ク信号ｌ０８ＴＲＢ−Ｄｏは、継続中の関連する米国特
許出願第５１０，７１２号に示さハだ発振器に対ずろ信
号ＬＩＵＳＣ８−００を１ｊｌ１時ずろ。
信号Ｌ６ＢＳＣＹ＋００はＣＰＵ２のバス・サイクル７
示す。
示す。
信号Ｕ２ＭＥＭ−００は、こ第１がＩ１０マイクロプロ
セッサ４から主記憶装置乙に対する転送ではないことを
示す。
セッサ４から主記憶装置乙に対する転送ではないことを
示す。
第ろ図（ま、ＲＯＭａ−２に格納され、Ｉ１０マイクロ
プロセノザ乙の制御下でリフレッシュ操作２行なうため
のロジックを検査ずろマイクロプログラムのフローチャ
ートチする。
プロセノザ乙の制御下でリフレッシュ操作２行なうため
のロジックを検査ずろマイクロプログラムのフローチャ
ートチする。
フロック１００においては、Ｉ１０マイクロブＯ＋ノザ
４は、データ・・ミス信号ＩＪＤＡＴＡ２＋ＵＰおよび
Ｕ Ｄ Ａ Ｔ Ａ ５−１− Ｕ Ｐ乃至［ＪＤＡＴ
Ａ７−４− Ｕ Ｐをレジスタ７８に対してストローブ
する信号Ｌ ２ Ｌ ＲＣ，２−＋−ＯＤを生成ずろた
めデコーダ６８において復号されろアビレス信号ＵＡＤ
ＲＯ５−１−００乃至ＵＡＤＦｔ２０＋００を生成する
。
４は、データ・・ミス信号ＩＪＤＡＴＡ２＋ＵＰおよび
Ｕ Ｄ Ａ Ｔ Ａ ５−１− Ｕ Ｐ乃至［ＪＤＡＴ
Ａ７−４− Ｕ Ｐをレジスタ７８に対してストローブ
する信号Ｌ ２ Ｌ ＲＣ，２−＋−ＯＤを生成ずろた
めデコーダ６８において復号されろアビレス信号ＵＡＤ
ＲＯ５−１−００乃至ＵＡＤＦｔ２０＋００を生成する
。
出力信号ＴＣＮＴＨＥ−００はＭＵχ６０を使用可能状
態にし、シ択イβ号ＴＣＮＴＳ １ ＋ＯＯｌＴ ＣＮ
Ｔ Ｓ ２ ＋ ００およびＴＣＮＴｓ、！Ｌ−１−
［１［）はＭＵＸ６０に対して加えらねるリフレツ／ユ
信号ＲＥＦＲ３Ｈ−１００を選択する。Ｍ Ｕ Ｘ ６
０の出力信号はカウンタ６２に対して加えらハイ）。
態にし、シ択イβ号ＴＣＮＴＳ １ ＋ＯＯｌＴ ＣＮ
Ｔ Ｓ ２ ＋ ００およびＴＣＮＴｓ、！Ｌ−１−
［１［）はＭＵＸ６０に対して加えらねるリフレツ／ユ
信号ＲＥＦＲ３Ｈ−１００を選択する。Ｍ Ｕ Ｘ ６
０の出力信号はカウンタ６２に対して加えらハイ）。
ブロック１０２にふ；いては、デコーダ９４に対して力
［１えらＡまたデータ・バス信号Ｄ Ｂ Ｕ Ｓ Ｏ５
−１−ＯＯ乃至ＤＢＵＳＯ７＋１０によって生成されろ
信号ＴＣＮＴＲＣ＋１０によってカウンタ６２がクリア
される。デコーダ９４は、信号ＡＢＵＳ口５＋００乃至
ＡＢＵＳ１７＋００によって使用ｉ「能状態にさ牙主る
。
［１えらＡまたデータ・バス信号Ｄ Ｂ Ｕ Ｓ Ｏ５
−１−ＯＯ乃至ＤＢＵＳＯ７＋１０によって生成されろ
信号ＴＣＮＴＲＣ＋１０によってカウンタ６２がクリア
される。デコーダ９４は、信号ＡＢＵＳ口５＋００乃至
ＡＢＵＳ１７＋００によって使用ｉ「能状態にさ牙主る
。
ブロックＩＱａにおける工１０マイクロプロセノザ４は
、Ｉ１０マイクロプロセソザ乙におけるある記憶場所を
０にクリアする。この記憶場所はファームウェアにおけ
ろ１つの簡略記号ＲＣＯＵＮＴ乞有する。
、Ｉ１０マイクロプロセソザ乙におけるある記憶場所を
０にクリアする。この記憶場所はファームウェアにおけ
ろ１つの簡略記号ＲＣＯＵＮＴ乞有する。
工１０マイクロプロセツザ４は、フロック′１０６にお
いて、デコーダ６８に対して７１−ゝレス・バス信号Ｕ
ＡＤＦｔＯ５＋［］ＯＯ至ＬＬＩＡ Ｄ Ｒ２０−１−
００を与えて信号ＬＩＵＳＣ８−００およびＬ１ＬＲ０
５−００を生成し、カウンタ６２の出力信号ＴＣＮ Ｔ
Ｐ Ｏ−１−ＯＤの状態を記１意ずろ。レジスタ６Ａ
の出力信号ＤＢＵＳＯ６＋１０は工１０マイクロプロセ
ッサ４によって受取られる。
いて、デコーダ６８に対して７１−ゝレス・バス信号Ｕ
ＡＤＦｔＯ５＋［］ＯＯ至ＬＬＩＡ Ｄ Ｒ２０−１−
００を与えて信号ＬＩＵＳＣ８−００およびＬ１ＬＲ０
５−００を生成し、カウンタ６２の出力信号ＴＣＮ Ｔ
Ｐ Ｏ−１−ＯＤの状態を記１意ずろ。レジスタ６Ａ
の出力信号ＤＢＵＳＯ６＋１０は工１０マイクロプロセ
ッサ４によって受取られる。
フロック１０８においては、■／○マイクロヲロセソサ
４が信号ＤＢＩＪＳＯ６＋１０を試験して、もしこの信
号が論理値りであればブロック１１０に分岐し、あろい
はもし信号が論理値１てあればブロック１１２−゛・分
岐ずろ。
４が信号ＤＢＩＪＳＯ６＋１０を試験して、もしこの信
号が論理値りであればブロック１１０に分岐し、あろい
はもし信号が論理値１てあればブロック１１２−゛・分
岐ずろ。
ノ゛ロック１１０においては、■／○マイクロプロセッ
サａ カＲＧ ＯＵ Ｎ Ｔ ２増分してフロック１０
６へ戻イ）。フロック１０６．１０８および１１０から
１０６に戻るループは１２μ秒を要ず札 カウンタ６２ば、６２μ秒ｆｙに負２１ｆるリフレノン
ユ信号ＦＩ Ｅ Ｆ ＲＳ Ｈ−１−００を受取る。カ
ウンタ６２は、１２８個の負ＩＣなる信号を受取った後
即ち４０９６μ秒（１２８Ｘろ２μ秒）の後出カイｇ号
Ｔ ＣＮ ′Ｊ’ Ｒθ」−〇〇ケ生じる。ファームウ
ェア・ループば１２７ｚ秒を要し、従って、ＲＣＯＵＮ
Ｔは、もしリフＩメツシュ・ロー〉ツクかＪｒＥな作
ｒ１山ず２）ブｆらば、１１１６々３Ａ２（ＡＯ９６÷
１２）を格納する。
サａ カＲＧ ＯＵ Ｎ Ｔ ２増分してフロック１０
６へ戻イ）。フロック１０６．１０８および１１０から
１０６に戻るループは１２μ秒を要ず札 カウンタ６２ば、６２μ秒ｆｙに負２１ｆるリフレノン
ユ信号ＦＩ Ｅ Ｆ ＲＳ Ｈ−１−００を受取る。カ
ウンタ６２は、１２８個の負ＩＣなる信号を受取った後
即ち４０９６μ秒（１２８Ｘろ２μ秒）の後出カイｇ号
Ｔ ＣＮ ′Ｊ’ Ｒθ」−〇〇ケ生じる。ファームウ
ェア・ループば１２７ｚ秒を要し、従って、ＲＣＯＵＮ
Ｔは、もしリフＩメツシュ・ロー〉ツクかＪｒＥな作
ｒ１山ず２）ブｆらば、１１１６々３Ａ２（ＡＯ９６÷
１２）を格納する。
Ｉ１０マイクロプロセソザ４がノ゛ロック１０８におい
て信号ＴＣＮＴ）ｆＯ＋ｏｏが論１里１直１であイ）コ
とを見出す時、このブロックはフロック１１２へ分岐し
、ここでＩ１０マイクロプロセッサＡし１ＲＣＯＵＮＴ
の内容を試験する。もしＲＣＯＵＮＴかロジックの故障
を示す３Ａ口より小さければ、工１０マイクロゾロセッ
サ４はブロック１１６へ分岐ずろ。もしＲＣＯＵＮＴが
３ＡＯと等しいかあるいはこ第１と等しければ、Ｉ１０
マイクロプロセツザ４はフロック１１Ａへ分岐ずろ。
て信号ＴＣＮＴ）ｆＯ＋ｏｏが論１里１直１であイ）コ
とを見出す時、このブロックはフロック１１２へ分岐し
、ここでＩ１０マイクロプロセッサＡし１ＲＣＯＵＮＴ
の内容を試験する。もしＲＣＯＵＮＴかロジックの故障
を示す３Ａ口より小さければ、工１０マイクロゾロセッ
サ４はブロック１１６へ分岐ずろ。もしＲＣＯＵＮＴが
３ＡＯと等しいかあるいはこ第１と等しければ、Ｉ１０
マイクロプロセツザ４はフロック１１Ａへ分岐ずろ。
ブロック１１Ａにおし・では、工１０マイクロブロセソ
ザ４ば、ＲＣＯＵ Ｎ Ｔが１５よりも太きいかどっか
乞調べろ。もしＲＣＯＵ Ｎ Ｔが６Ａ５より大きげ才
１ば、Ｉ１０マイクロプロセソザ４はブロック１１８へ
分岐してロジックの故障を表示する。もしＲＣＯＵＮＴ
が６Ａ５と等しいか所）７．、）いはこれより小さけれ
ば、Ｉ１０マイクロプロセツザｌはフロック１２０へ分
岐して適正な論理操作な示す。ろＡ〇２３，４１５間の
範囲に対ずろ理由は、最初の割込みと対応するＱＰＵ２
とフロック１８の処理を開始するＩ１０マイクロプロセ
ノ−リ−Ａとの間の時間的な差に対応するためである。
ザ４ば、ＲＣＯＵ Ｎ Ｔが１５よりも太きいかどっか
乞調べろ。もしＲＣＯＵ Ｎ Ｔが６Ａ５より大きげ才
１ば、Ｉ１０マイクロプロセソザ４はブロック１１８へ
分岐してロジックの故障を表示する。もしＲＣＯＵＮＴ
が６Ａ５と等しいか所）７．、）いはこれより小さけれ
ば、Ｉ１０マイクロプロセツザｌはフロック１２０へ分
岐して適正な論理操作な示す。ろＡ〇２３，４１５間の
範囲に対ずろ理由は、最初の割込みと対応するＱＰＵ２
とフロック１８の処理を開始するＩ１０マイクロプロセ
ノ−リ−Ａとの間の時間的な差に対応するためである。
本発明の望ましい実施態様について示し記述したが、当
業者は、本文に述べた本発明に影響を及ぼしブｒから依
然として頭書の特許請求の範囲内に含まれる多くの変更
および修正が可能であることが判るであろう。このため
、本文に示さノまた多くの構成要素は、同じ効果をもた
らしかつ特許請求の範囲に記載された本発明の主旨の範
囲内に該当ずろ異なる構成要素により変更もしくは置換
ずろことができる。従って、本発明は特許請求の範囲に
よって示された如き発明によってのみ限定されるもので
ある。
業者は、本文に述べた本発明に影響を及ぼしブｒから依
然として頭書の特許請求の範囲内に含まれる多くの変更
および修正が可能であることが判るであろう。このため
、本文に示さノまた多くの構成要素は、同じ効果をもた
らしかつ特許請求の範囲に記載された本発明の主旨の範
囲内に該当ずろ異なる構成要素により変更もしくは置換
ずろことができる。従って、本発明は特許請求の範囲に
よって示された如き発明によってのみ限定されるもので
ある。
第１図は本データ処理・システムを示すフロック図、第
２図はリフレッシュの試験および検査操作と関連する詳
細なロジックを示す図、および第６図はリフレッシュの
試験および検査操作を示すフローチャートである。 １ ・データ処理システム、２・・中央処理装置（ＣＰ
Ｕ ）、２−２．４−２．８・・・読出し専用メモＩＪ
−（ＲＯＭ）、４・・・Ｉ１０マイクロプロセッサ、ａ
−６，２０−２，２０−Ａ、２０−６・・・ランダム・
アクセス・メモリ、−（ＲＡＭ）、６・・主記憶装置、
１Ａ、１６・・データ・バス、１８・・・ミス交換レジ
スタ、２０・・・陰極線管制ｉｌｌ装置（ＣＲＴＣ）、
２０−１’０・・・陰極線管ＣＣＲＴ ）、３Ａ、６８
、ａａ、４６・・・汎用非同期送受信制御装置＜ ＵＡ
ＲＴ ）、ろＡ−２・キーボードゞ、ろ８・フロッピー
・ディスク制御装置（ＦＤＣ）、３８−１Ａ・・フロッ
ピー・ディスク、Ａ８・・・弁間１υ１ ｓｒ −１−
５２・・・周辺インターフェース・アダプタ、５ろ・・
・デコーダ、５Ａ・・・ドライバ、５６．５７・レジス
タ、６０・・・マルチプレクサ（ＭＵＸ ）、６２・・
カウンタ、６４・・レジスタ、６６・・・トランシーバ
（ＸＣＶＲ）、６Ｂ・・デコーダ、７０＝発振器、７２
プ功ンタ、７４・・・フリップ７０ノブ−７６・・・
フリップフロップ、７Ｂ、８０・・ルジスタ、８２−Ａ
ＮＤゲート、９２−ＭＵＸ、９Ａ−デコーダ。 （デの１ ） （ｔつ２） Ｆ／θ ３
２図はリフレッシュの試験および検査操作と関連する詳
細なロジックを示す図、および第６図はリフレッシュの
試験および検査操作を示すフローチャートである。 １ ・データ処理システム、２・・中央処理装置（ＣＰ
Ｕ ）、２−２．４−２．８・・・読出し専用メモＩＪ
−（ＲＯＭ）、４・・・Ｉ１０マイクロプロセッサ、ａ
−６，２０−２，２０−Ａ、２０−６・・・ランダム・
アクセス・メモリ、−（ＲＡＭ）、６・・主記憶装置、
１Ａ、１６・・データ・バス、１８・・・ミス交換レジ
スタ、２０・・・陰極線管制ｉｌｌ装置（ＣＲＴＣ）、
２０−１’０・・・陰極線管ＣＣＲＴ ）、３Ａ、６８
、ａａ、４６・・・汎用非同期送受信制御装置＜ ＵＡ
ＲＴ ）、ろＡ−２・キーボードゞ、ろ８・フロッピー
・ディスク制御装置（ＦＤＣ）、３８−１Ａ・・フロッ
ピー・ディスク、Ａ８・・・弁間１υ１ ｓｒ −１−
５２・・・周辺インターフェース・アダプタ、５ろ・・
・デコーダ、５Ａ・・・ドライバ、５６．５７・レジス
タ、６０・・・マルチプレクサ（ＭＵＸ ）、６２・・
カウンタ、６４・・レジスタ、６６・・・トランシーバ
（ＸＣＶＲ）、６Ｂ・・デコーダ、７０＝発振器、７２
プ功ンタ、７４・・・フリップ７０ノブ−７６・・・
フリップフロップ、７Ｂ、８０・・ルジスタ、８２−Ａ
ＮＤゲート、９２−ＭＵＸ、９Ａ−デコーダ。 （デの１ ） （ｔつ２） Ｆ／θ ３
Claims (8)
- （１） 各々が複数のチップを有する複数の金属酸化物
半導体（ＭＯＳ）グイナミソク・ランダム・アクセス・
メモリーを含み、複数の前記Ｍ ＯＳチップの各々はそ
の各々が１つの行アドレスと１つの列了ドレスにより識
別される複数の２進ビツトを格納し２、前記の複数のＭ
ＯＳチップのビット位置のりフレツシユを行なうロジッ
クの試験および検］！「のための装置を更に含むデータ
処理システムにおいて、 予め定めた速度で第１と第２の状態の間？循環する割込
み信号を生じるタイミング装置と、前記各第１の状態に
おける前記割込み信号に応答して前記複数のｒＡ ＯＳ
チップの前記ピッ１、位置のりフレツシユを行なうため
複数の行アドレス１言号を生成する第１の装置と、前記
各第１の状態における前記割込み信号に応答して複数の
りフレッシュ信号を生成する第２の装置とを有する中央
処理装置（ＣＰＵ ）と、 前記複数のリフレッシュ信号の最初のりフレッシュ信号
がマイクロプロセッサ装置により受取られる回数をカウ
ントして、前記第１のリフレッシユｆｕ号の予め定めた
第１の数を受取った後第１の状態におけるカウント信号
を生成する第６の装置乞含むマイクロプロセッサ装置と
を設け、 前記マイクロプロセッサ装置が更に、前記第６の装置に
接続されて前記カウント信号の試験を行なう第４の装置
と、該第Ａの装置に接続さＪｌてこの第４の装置（（よ
り試験される時前記カウント信号が第２の状態にあった
回数のカウントを格納−・１−る第５の装置とを含み、 前記マイクロプロセッサ装置が更に、前記第３の装置に
接続されて前記カウントを第２の予め定めた数と比較す
る第６の装置と、該第６の装置に接続されて前記カウン
トを第３の予め定めた数と比較する第７の装置と、前記
第６と第７の装置に接続されて１１［記カウントが前記
第２の予め定めた数よりイ、小さいかル）ろいは前記第
６の予め定めた故よりも大きい時故障状態を表示十ろ第
８の装置とを含むことを！ｌ″！′徴とＩ−る試１験兼
検査装置。 - （２） ｉ１扁己タイミング装［浜が、第１の予め定め
た周波数を有オる第１の出力信号を生成才ろ発振器と、 前記第１の出力信号を受取り、整Ｊ：ｊｉＮにより除し
た前記の第１の予め定めた周波数と等しい第２の）め定
めた周波数を有する第２の出力信号を生成−４−２・カ
ウントと、 １）１１記第２の出力信号を格納して第１の状態におげ
イ）８ｐ２ろの出力信号ケ生成する第１のフリップフロ
ップと、 前記第１の状態におけろ前記第ろの出力信号お、ｔｏ・
タイミング信号ＬＣ応答して前記第１の状態にお１１−
イ）前記割込み信号を生成する第２のノリソゾフロノプ
ノロソプとヲ含ミ、 １１１■記第１のフリップフロップは、前記複数のリル
ソノユ１江号の２番目のりフレッシュ信号に応答して第
２の状態に腐げろ前記第６の出力信号を生成し、 前記第２のフリップフロップは、前記第２（１’）状態
におけろ前記第６の出力信号と前記タイミング信号に応
答して前記第２の状態におけろ前記割込み信号を生成す
ること乞特ワとする特許請求の範囲第１項記載の装置。 - （３）前記第２の装置が、 複数のＲＯＭアドレス信号に応答１〜て複数の第１のマ
イクロワード信号を読出す読出し専用メモリー装置と、 前記複数の第１のマイクロワード信号の選択的なものに
応答して前記第２のリフレッシュ信号を生成する第１の
デコーダ装置ト、 前記第２のリフレッシュ信号および前記タイミング信号
に応答して前記第１のリフレッシュ・１ぎ号を生成する
Ｉ／レジスタ装置を含むことを特徴とする特許請求の範
囲第２項記載の装置。 - （４）前記第６の装置が、 マイクロプロセソナからの複数の第１の選択的なアト゛
レス信号に応答して第１のデコーダ信号を生成ずろ第２
のデコーダ装置と、 前記マイクロプロセッサからの前記第１のデコーダ信号
および複数の第１の選択的なデータ信号に応答して、複
数のマルチプレクサ（ＭＵＸ）選択信号と１つのＭＵＸ
使用可能（ｉ号を生成ずろ第１のレジスタ装置と、前記
複数のＭＵＸ選択信号および前記１ｖｉ Ｕ Ｘ使用可
能隈号に応答して前記第１のリフレッシュ信号を選択ず
ろマルチプレクザ装置と、 前記第１の状態における前記第１のりフレッシュ信号の
前記第２の状態における前記第１のりフレッシュ信号へ
の変換をカウントし、この変換の前記第１の予め定めた
変換回数を受取った後前記第１の状態におけろ前記カラ
ンｌ−信号を生成するカウント装置とを含み、前記第２
のデコーダ装置は、複数の第２のアドレス信号に応答し
てレジスタ・ロード信号を生成し、かつ複数の第６のア
ドレス信号に応答してレジスタ出力信号を生成し、 前記レジスタ・ロード信号に応答して前記力ウノトイ８
号を格納し、前記レジスタ用力信合に応答して前記カウ
ント装置号を前記−２イクロプロセノサに対して転送す
るレジスタ装置とを含む、−と乞特徴とする特許請す１
この範囲第６項記載の装置。 - （５）前記の予め定めた速度が３２μ秒のサイクルであ
イ）こと？特徴とする特許請求の範囲第１須記載の装置
。 - （６）＾ｊＴＲ己算１の予め”ｊＬメたｌ；’ｉｉ＋”
１２８ ”’ＱＥ＋ ７．−＋ コ＃を特徴とする特
許請求の範囲第１項記載の装置。 - （７）前記第２の予め定めた数かろＡＱでル）す、前記
第６の予め定めた数が３．ｉ５であることを特徴とする
特許請求の範囲第１項記載の装置。 - （８）前記第１の予め定めた周波数が３ＭＨｚであり、
前記第２の予め定めた周波数がＯＯろ１２５Ｍ Ｈｚで
ありＮ＝２５６で・あろこ七を特徴とする特許請求の範
囲第２項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US510711 | 1983-07-05 | ||
| US06/510,711 US4639858A (en) | 1983-07-05 | 1983-07-05 | Apparatus and method for testing and verifying the refresh logic of dynamic MOS memories |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6039262A true JPS6039262A (ja) | 1985-03-01 |
Family
ID=24031860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (12)
| Country | Link |
|---|---|
| US (1) | US4639858A (ja) |
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- 1984-07-05 YU YU01177/84A patent/YU117784A/xx unknown
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|---|---|---|---|---|
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