JPS6038728B2 - キ−入力判定装置 - Google Patents

Description

【発明の詳細な説明】 本発明は電子装置、特に電子式卓上計算機（以下電卓と
いう）のキー入力回路に関する。

一般に電卓に於いて、情報の入力手段として複数個のキ
ーが使用されている。

近来、電卓が著しくパーソナル化するにともなって形状
も小型化の一途をたどり、情報の入力手段としてのキー
装置も小型化されてきている。それ故に、あるキーを押
圧する場合に、誤まって隣接するキーを一緒に押圧する
場合がいまいま生じる。また、電卓の小型化と同時に、
販飯価格も著しく安くなり、従って入力キー装置も高価
なりードリレーから安価なメカニカルスイッチ、導電ゴ
ム等を使用するように推移してきた。キー入力装置を小
型化、かつ安価にすれば、構造は簡素化されるから使用
部品によるチャタリングの発生も当然多くなる。一般に
キー入力装置に起因する電卓の誤動作には前述のごとき
キーの２重以上、多重押圧の場合と、チャタリングによ
って、キーを一度押圧したつもりが複数回押圧されたも
のと判断される場合とがある。したがって、従来の電卓
にはゲート数の多い複雑な回路構成のキー２重押圧防止
装置やチャタリング防止装置の付加されたキー入力装置
が使用されていた。本発明の目的は、従来不可欠とされ
ていたキー２重押圧防止装置やチャタリング防止装置の
ごとき付加装置を用いることなく、簡単な構成でキー入
力装置に起因する電卓の誤動作を防止することのできる
キー入力判定装置を提供するにある。

本発明によれば、一定周期をもった複数個のタイミング
信号列を、それぞれ一方の入力端子に加え、それぞれ他
方の端子が共通に接続された複数個のキー入力手段と、
前記タイミング信号列に対応したビット信号を出力する
記憶手段と、前記キー入力手段の出力から得られた前記
タイミング信号と前記言己億手段の出力から得られたビ
ット信号との両者を加減算する手段とを具備し、前記加
減算手段の出力を介て、前記キー入力手段から得られた
前記タイミング信号に対応するごとく、前記記憶手段を
駆動することを特徴とするキー入力判定装置が得られる
。次に図面を参照して、本発明を詳細に説明する。

初めに一般的な電卓の基本構成を第１図のブロック図に
よって示す。図において、アドレス指定用フリップフロ
ップ９がリードオンリーメモリー（以下単にＲＯＭとい
う）１の番地を指定し、記憶されたＲＯＭコードがＲＯ
ＭＩから出力される。ＲＯＭコードの一部が命令デコー
ダ４に導入されると、命令デコーダ４は種々の命令に翻
訳して各々対応する命令出力線を付勢する。シフトレジ
スタ群２にはシフトパルス（以下ビット信号という）が
加えられ、各シフトパルス毎に順次シフトして記憶デー
タを循環的に保持している。加減算器３は命令デコーダ
の出力によって制御され、入力される２系統のデータ列
を順次に加減算する機能を持っている。１川ま判断回路
で加減算器３の入力を受け、これを判断して次の命令ア
ドレスをＲＯＭＩに指令する。

タイミング・カウンタ８は時分割的に一定周期で順次発
生する桁タイミング信号列と、桁タイミング信号の四分
の１周期で順次発生するビット信号列とを発生する回路
である。桁タイミング信号列は、ディジィット騒動回路
６で整形された後、ダイナミック表示信号として表示管
のグリッドへ、またキースキャニング信号としてキー入
力装置に加えられる。また、桁タイミング信号とビット
信号はともに演算処理の場合の基本信号となる。桁タイ
ミング信号とビット信号との位相関係を示すと、第２図
のごとくなる。表示データは２進化ＩＱ隼数を表示字形
に適合させる動作をするセグメント駆動回路７を介して
、表示管のプレートに加えられる。クロツク発振器５は
前記各構成要素にクロックバルスを供給するための信号
源として用いられる。他にキー入力回路があるが本発明
の説明で述べるので図には示していない。第１図に於い
て、一般にシフトレジスタ群２は複数組備えられており
、演算処理の過程で初めて全部のシフトレジスタを使用
するが、表示の過程やキー読込みの過程では全部のシフ
トレジス夕を使用しないのが常である。

したがって、キー講込みの過程で積極的にその余剰シフ
トレジス夕を利用することにより、本発明の目的の達成
を助けている。第３図を参照して本発明の実施例を説明
する。

２１は１ワードのビット言己燈要素で構成されたシフト
レジスタで、入力側から加えられるビット信号に応じて
１ビットずつシフトする。

シフトレジスタ２１の１方の端から出力が得られ、アン
ドゲート２６とアンドゲート２８の第１入力端子にそれ
ぞれ導入される。２２は命令デコーダでＲＯＭの出力に
応じて各々命令信号線２２−１，２２−２および２２一
３を付勢し、高レベルの信号を出力する。

出力線２２−１は、アンドゲート２７の第１入力端子に
接続され、またィンバータ３２を介してアンドゲート２
６の第１入力端子に接続されている。この世力線２２ー
ーはシフトレジスタ２１の出力と加減算器２３の出力と
を選択して、そのどちらかをオアゲ−ト２４を介してシ
フトレジスタ２１の入力を導入する動作をする。出力線
２２一２はアンドゲート２９および３０の第１入力端子
にそれぞれ接続されている。出力線２２−２が付勢され
ると、キー入力信号はアンドゲート２９および３０の第
３入力端子に加えられ、第２入力端子に入力されるビッ
ト信号ｔ．・りこ同期して加減算器３の第２入力端子に
“１”を勤入する。出力線２２−３はアンドゲート２８
の第２入力端子に接続されていて、出力線２２一３が付
勢されるとシフトレジスタ２１の出力を加減算器２３に
導入する。桁タイミング信号Ｔ，，Ｔ２，ｔ，・…・・
，ｔはキー入力手段のキー・マトリクス回路３１の出力
信号は共通接続された出力線からキー出力端子ＫＩおよ
びＫ２を介してアソドゲート３０とアンドゲート２９に
導入される。このマトリクスを構成する素子は第３ａ図
のごときスイッチ回路で構成されている。また、加減算
器２３の出力はアドレス・フリップフロップ３３にも入
力され、次のワードのＲＯＭアドレスを指定する。第４
図はＲＯＭに記憶されている命令のキー議込み過程をフ
ローチャートにより示している。先ず第４図１に示すご
とく、キー待ち命令が出力されると、命令デコーダ２２
の出力線２２−２が付−勢される。出力線２２−１は付
敷されず、従って論理“０”であるが、インバータ３２
の出力は論理“１”である。出力線２２−３は付勢され
ず、従ってアンドゲート２８は遮断される。いま、キー
Ｋ５１が押圧されると、桁タイミング信号Ｔ３は出力端
子ＫＩを介してアンドケーート３０‘こ入力される。ア
ンドゲート３０はＴ３とｔ，のタイミング出力線を付勢
し、オアゲート２５を介して加減算器２３の第２入力端
子にキー入力信号を導入する。加減算器２３の他の入力
側にあるァンドゲ−ト２８の出力線２２−３は遮断状態
、すなわち論理“０”であるから、加減算器２３は前記
キー入力信号に論理“０”を加算して“１”を出力し、
結局アンドゲート２６、オアゲート２４を介して、第５
図ａに見られるごとくシフトレジスタ２１のｔ，ｔ，の
タイミング位置に論理“１”を書き込む。キー入力が存
在しない場合は第４図１の命令を繰返すが、ここではキ
−入力が存在しているので、次のワード‘こよって第４
図２に示すごとく、レジスタ出力とキー入力信号の減算
命令がＲＯＭより出力される。

すると、命令デコーダ２２の出力線２２一２，２２−３
が付勢される。まだ出力線２２−１は遮断されている。
シフトレジスタ２１の出力はアンドゲート２８を介して
加減算器２３の第１入力端子に加えられる。また、アン
ドゲート２６、オアゲート２４を介してデータは循環し
ている。この時点で、第４図２の前ワード命令の場合と
同一のキーＫ５１が引き続き押圧状態を継続していると
、前ワード命令のとき同様な動作でキー入力信号として
も・上，のタイミング信号が加減算器２３の第２入力端
子に入力される。ここで加減算器２３は第１入力と第２
入力の両入力間の減算を行なうのであるが、両入力が同
一内容であるため、減算結果として数値“０”が出力さ
れる。この結果の論理“０”がアドレス・フリップフロ
ップ３３に入力されＲＯＭアドレスを指定し、第４図３
に示すごとく次ワード命令のキー謙込操作が実施される
。前記演算結果が数値“０”でない場合は、前記第１命
令と第２命令ワードとの間に押圧されたキーが異なるこ
とを示している。チャタリングが発生していれば押圧さ
れたキー入力信号が発生しないから第１命令および第２
命令ワード間のキー入力信号が異なり、アドレス・フリ
ップフロップ３３に演算結果が“０”でない状態を示す
論理“１”が入力される。従って、キー読込み操作は実
施されずに第４図１の命令へ戻り、キー信号待ちの状態
となる。シフトレジスタ２１の桁タイミング信号に対応
する個所にキー入力信号が記憶されているので、キー判
別が容易におこなうことができる。次に、キーＫ５２が
押圧された場合はアンドゲート２９の出力はビット信号
らもこ同期して出力線を付勢する。

したがって、シフトレジスタ２１の桁タイミング信号Ｔ
５に対応する桁の２ビット目に第５図ｂに見られるごと
くキー入力信号を書き込む。ＫＩ端子とＫ２端子からの
信号の別はシフトレジスタの各桁のビット位置のちがし
、で判断する。たとえば、キーＫ５１とキーＫ５２が同
時に押圧された、いわゆる２重押しの場合は、桁タイミ
ング信号Ｔ５に対応するシフトレジスタの位置の１ビッ
トと２ビットにキー入力信号が入力されるため、第５図
ｄに示すごとくキーの２重押しを容易に見わけることが
できる。キーＫ４１とキーＫ５１の２重押しも桁タイミ
ング信号Ｌ，Ｔ５に対応するシフトレジスタ２１に第１
ビットの位置にキー入力信号が導入されるため、第５図
ｃに見るごとく、容易に判断できる。３重押し以上のキ
ーの多重押しも同様の方法で判定できることは言うまで
もない。

上記実施例の説明では、記憶回路にシフトレジスタを使
用したが、各桁タイミング信号に同期して加減算器に記
憶データを送ることのできる記憶装置、たとえばランダ
ムアクセスメモリーを使用しても本発明を構成すること
はできる。

また、桁タイミングパルスの四分の１の周期を１ビット
信号周期としたが、ビット信号の周期は前記の値に制約
されない。たとえば１′２，１′３，１／５等、でもよ
く、桁タイミング信号を多分割にすることでキーの個数
を増やすことができる。さらにまた、キー入力装置に加
える桁タイミング信号の全てが表示管のグリットに印加
される必要はなく、実施例で示したＴ，，Ｔ２，・・・
，Ｔ９の個数も任意でよい。さらに上記実施例の説明で
は、キー入力信号の論理を正論理で説明したが、極性を
反転した形式で加減算回路やシフトレジスタに供給して
も同様の効果が得られる。以上に説明したように、本発
明によれば、電卓を構成する従来の演算処理回路に新た
に数個のゲート回路と加減算回路とを付加するだけで、
キーのチャタリングおよび２重押し１こよる誤動作を防
ぐ点において大きな効果が得られる。

【図面の簡単な説明】

第１図は電子式卓上計算機の基本的な構成を示すブロッ
ク図、第２図は第１図の計算に用いられる桁タイミング
信号とビット信号の位相関係を示すタイミングチャート
、第３図は本発明の一実施例を示すブロック図、第４図
は第３図の実施例の操作手順を示すフローチャ−ト、第
５図は第３図の実施例におけるシフトレジスタのキー入
力信号データの状態を示す説明図である。 記号の説明：２１：シフトレジスタ、２２：命令デコー
ダ、２３：加減算器、２４，２６：オアゲート、２６〜
３０：アンドゲート、３１：キー・マトリクス回路、３
２：インバータ、３３：アドレス用フリツプ・フロツプ
。 第１図 第２図 第３図 第３ｏ図 嫌ム図 第５図

Claims (1)

【特許請求の範囲】
1. １ キー検出部と記憶部とを含み、周期的に発生される
   キー走査用のタイミング信号列に基いて前記キー検出部
   で検出されたキー信号に対応する情報を、検出に用いら
   れたタイミング信号の発生順位に対応する前記記憶部の
   ビツト位置に格納し、その後次のタイミング信号列によ
   つて再度キー走査するとともに、前記記憶部の内容を順
   次読出し、この結果前記キー信号に対応する情報が格納
   されたビツト位置と対応するタイミング信号によつて再
   度キー信号の検出が確認された場合、このキー信号を正
   規のキー入力として判定するようにしたことを特徴とす
   るキー入力判定装置。