JPS6037912B2 - Electronic clock regulation device - Google Patents
Electronic clock regulation deviceInfo
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- JPS6037912B2 JPS6037912B2 JP7675974A JP7675974A JPS6037912B2 JP S6037912 B2 JPS6037912 B2 JP S6037912B2 JP 7675974 A JP7675974 A JP 7675974A JP 7675974 A JP7675974 A JP 7675974A JP S6037912 B2 JPS6037912 B2 JP S6037912B2
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- signal
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- frequency division
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Description
【発明の詳細な説明】
本発明は時刻規正動作に関連して動作し、歩度修正手段
を有する電子時計の規正装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a regulating device for an electronic timepiece that operates in connection with time regulating operations and has rate correcting means.
最近の計時機器に於て、水晶発振器の発振周波数を時間
基準として高精度を維持する実績は、極めて顕著なもの
が認められているが、水晶発振器といえども発振回路に
含まれる水晶振動子を始めとして、抵抗、コンデンサー
などの要素が環境温度により、又は経時的な変化により
、微小な常数変化を来たし、それにより発振周波数がシ
フトして来るのは不可避の事であった。特に小型携帯時
計に水晶発振器を採用したものに於ては、小型水晶振動
子の量産性との兼合いで、比較的温度係数の大きい、し
かも経時変化も無視出来ない場合でも実用化されている
のが実情である。その場合に於て、使用者が時計の表示
誤差を簡単に修正出来るようにと、時報に合わせてプッ
シュボタンを押すと、瞬時に表示値が0に戻されて、そ
こから再び計時機能が働くという帰零機能装置が実用さ
れているのは、よく知られている事実である。しかしな
がら従来のこの種の帰零機能装置に於ては、計時レート
(時計に於ては歩度と称する)は何ら変化を与えられず
、何日かたてば又狂いが積算され、従って使用者は何時
迄も継続的に、この零戻し作業を続けなければならぬ不
満をかこつのが常であった。本発明は、従釆のこのよう
な欠点を除いた計時装置を得るのが目的であり、基準発
振器,時刻表示手段、前記基準発振器の出力信号を分周
し、前記時刻表示手段を一定周期で駆動する電子回路手
段及び時刻規正装置を有する電子時計に於て、秒単位の
表示、或はカウントを予め定められた一定範囲から零に
規正する帰零修正時に、その規正方向に応じて、前記時
刻表示手段を一定周期で駆動する駆動周期を予め定めた
一定量だけ微少修正することを特徴とした電子時計の規
正装億を提供する。In recent timekeeping equipment, the track record of maintaining high precision using the oscillation frequency of a crystal oscillator as a time standard has been recognized as extremely remarkable. Initially, elements such as resistors and capacitors undergo minute constant changes due to environmental temperature or changes over time, and it is inevitable that the oscillation frequency will shift due to this. In particular, small portable watches that use crystal oscillators are put into practical use even in cases where the temperature coefficient is relatively large and changes over time cannot be ignored, due to the ease of mass production of small crystal oscillators. That is the reality. In such a case, in order to allow the user to easily correct the display error on the clock, if the user presses the push button in time with the time signal, the displayed value will instantly return to 0, and the timekeeping function will start working again from there. It is a well-known fact that such a zero-returning device is in practical use. However, in conventional zero return function devices of this type, the timekeeping rate (referred to as rate in watches) is not changed at all, and after a few days, the deviation is accumulated again. He used to complain about having to continue this zero-returning process for hours on end. The object of the present invention is to obtain a timekeeping device that eliminates such drawbacks of the slave, and includes a reference oscillator, a time display means, and an output signal of the reference oscillator that is frequency-divided to display the time display means at a constant period. In an electronic watch having a driving electronic circuit means and a time setting device, when displaying seconds or adjusting the count from a predetermined range to zero, the above-mentioned To provide a regulation device for an electronic timepiece, characterized in that a driving cycle for driving a time display means at a constant cycle is slightly corrected by a predetermined constant amount.
以下図面により本発明の一実施例を詳記する。An embodiment of the present invention will be described in detail below with reference to the drawings.
第1図は本発明に於ける電子的規正装置を備えた電子時
計のブロック線図であり、以下構成を説明する。1は水
晶振動子を時間基準とする標準発振器、2は可変分周器
であり、前記電子時計の修正零時に於ける規正方向に従
って、分周比を設定し、修正された1秒周期の計時パル
スぐを発生する。FIG. 1 is a block diagram of an electronic timepiece equipped with an electronic regulating device according to the present invention, and the configuration will be explained below. 1 is a standard oscillator that uses a crystal oscillator as a time reference, and 2 is a variable frequency divider, which sets a frequency division ratio according to the direction of regulation at the time of zero correction of the electronic clock, and measures the corrected one-second period. Generates a pulse.
3は計時カウンタであり、秒カウンタ4、分力ウンタ5
、時カゥンタ6により構成され、前記計時パルス◇を計
数し、表示部7に時刻信号を供給する。3 is a time counter, seconds counter 4, minute force counter 5.
, a time counter 6, which counts the time pulses ◇ and supplies a time signal to the display section 7.
8は規正方向判定器であり、前記秒カウンタ4の帰零修
正時に於ける情報内容を判定し、規正方向信号Spを発
生する。Reference numeral 8 denotes a standard direction determiner, which determines the information content when the second counter 4 is corrected to return to zero, and generates a standard direction signal Sp.
本実施例に於ては、前記時計の帰零修正動作に於ける時
刻規正範囲を±3硯敷こ予め定めたので、前記規正方向
信号Spは秒カゥンタ4の情報内容が(0〜29)秒の
場合、論理“1”となり、前記情報内容が(30〜59
)秒の場合、論理“0”となる。9は修正用スイッチで
あり、外部操作部材(図示せず)により開閉が行われる
。In this embodiment, since the time regulation range in the zero adjustment operation of the timepiece is predetermined to be ±3, the regulation direction signal Sp has the information content of the second counter 4 in (0 to 29) seconds. , the logic becomes “1” and the information content is (30 to 59
) seconds, it becomes logic "0". Reference numeral 9 denotes a correction switch, which is opened and closed by an external operating member (not shown).
10は微分回路であり、前記修正用スイッチ9の閉成信
号を微分し、修正パルスPsを発生する。10 is a differentiating circuit which differentiates the closing signal of the correction switch 9 and generates a correction pulse Ps.
11は分周比設定手段としての可逆カゥン夕であり、動
作指定端子Pに加えられる前記規正方向信号Spの論理
値に従い、入力端子1に加えられる修正パルスPsで、
1ステップの加算又は減算を行い、出力端子Q,〜Qn
の状態により、前記可変分周器2の分周比を設定する。11 is a reversible counter as a frequency division ratio setting means, and a correction pulse Ps is applied to the input terminal 1 according to the logical value of the regulation direction signal Sp applied to the operation designation terminal P.
Performs one-step addition or subtraction, output terminals Q, ~Qn
The frequency division ratio of the variable frequency divider 2 is set according to the state.
そして前記可逆カウンタ11の1ステップは、前記計時
パルスめの周期に予め定めた一定量△tの微少変化を与
えるごとく、前記可変分周器2の分周比を変化させる。
上記分周比の可変動作を詳しく説明すると、前記可変分
周器2には、パルスを加算(割込み)又は減算(間引き
)するためのゲート回路と、このゲート回路が1回の動
作で加算するパルス数を設定するための選択ゲート群が
設けられており、この選択ゲート群には、それぞれ分周
比設定手段としての可逆カゥンタ11の各出力端子Q,
〜Qnが後続されている。そして可変分周器2は前記計
時カウンタ3から一定周期で供給される分周比可変タイ
ミング信号により前記可逆カウンタによって設定された
数だけのパルス加算を行うことによって異る分周比を得
るものであり、この分周比の設定を可逆カウンタ1 1
の出力端子の選択によって行っている。そしてこの可逆
カウンタ11は動作指定端子Pの論理値に従ってアップ
カウントモードとダウンカウントモードに切換り、入力
端子1に供給される信号ごとにアップカウント又はダウ
ンカウントを行い指定出力端子を変化させていく。した
がって初期条件としては、可逆カウンター1の出力端子
の指定状態をQ,〜Qnの略中間の位置に設定するとと
もに、この設定によって行われる可変分周の分だけ水晶
振動子の周波数を予めシフトさせることによって基準状
態とし、この状態からエージングによって変化した分を
、可逆カウンタ11の調整により歩度修正を行うもので
ある。さらに前記修正パルスPsは、前記秒カウンタ4
には婦寮信号として作用し、分力ウンタ5にはインバー
夕12を介しさらに、規正方向信号Spにより開閉され
るANDゲート13を介し、桁上げ信号として作用する
。14は初期条件設定用スイッチであり、該スイッチ1
4の開成信号は、微分回路15によりリセットパルスP
Rとして前記可逆カウンター1のリセット端子Rに加え
られ、前記可変分周器2の分筒比が、その可変範囲の中
央値となるよう前記可逆カウンタ11をリセットする。One step of the reversible counter 11 changes the frequency division ratio of the variable frequency divider 2 so as to give a slight change of a predetermined amount Δt to the cycle of the clock pulse.
To explain in detail the variable frequency division ratio operation, the variable frequency divider 2 includes a gate circuit for adding (interrupting) or subtracting (thinning) pulses, and this gate circuit adds pulses in one operation. A selection gate group for setting the number of pulses is provided, and this selection gate group has respective output terminals Q,
~Qn follows. The variable frequency divider 2 obtains different frequency division ratios by adding the number of pulses set by the reversible counter in accordance with the frequency division ratio variable timing signal supplied from the time counter 3 at a constant cycle. Yes, this frequency division ratio setting is reversible counter 1 1
This is done by selecting the output terminal. Then, this reversible counter 11 switches between up-count mode and down-count mode according to the logical value of the operation designation terminal P, and performs up-count or down-count for each signal supplied to the input terminal 1, changing the designated output terminal. . Therefore, as an initial condition, the specified state of the output terminal of the reversible counter 1 is set to a position approximately midway between Q and ~Qn, and the frequency of the crystal oscillator is shifted in advance by the amount of variable frequency division performed by this setting. This is used as a reference state, and the rate is corrected by adjusting the reversible counter 11 to account for the change from this state due to aging. Furthermore, the correction pulse Ps is applied to the second counter 4.
It acts on the component force counter 5 as a carry signal through the inverter 12 and further through the AND gate 13 which is opened and closed by the regulation direction signal Sp. 14 is a switch for setting initial conditions;
The opening signal No. 4 is converted into a reset pulse P by the differentiating circuit 15.
R is applied to the reset terminal R of the reversible counter 1, and the reversible counter 11 is reset so that the division ratio of the variable frequency divider 2 becomes the median value of its variable range.
次に上記構成に於ける電子時計の修正動作を説明する。Next, the correcting operation of the electronic timepiece in the above configuration will be explained.
標準発振器1の標準出力信号は、前記可逆カゥンタ1
1により設定された分周比で動作する可変分周器2で分
周され、1秒周期の計時パルス?となる。計時カウンタ
3は、前記計時パルス◇を駆動信号として計時動作を行
い、表示部7を駆動して時刻表示を行う。さらに前記計
時カウンタ3を構成する秒カウンタ4の情報内容は、規
正方向判定器8により、規正方向信号Spとして前記可
逆カゥンタ1 1の動作指定を行うとともに、ANDゲ
ート13の条件を設定している。今、使用者が前記時計
の修正を行うために、時報に合わせて前記修正用スイッ
チ9を一定時間プッシュすると、微分回路1川こよりパ
ルス化された修正パルスPsが、可逆カウンター1を前
記規正方向信号により指定された方向に1ステップ歩進
させ、前記計時パルスの周期に微少変化△tを与えるご
とく、前記可変分周器2の分周比を変化させ、前記時計
の歩度を修正する。そしてこの修正後の分周比は、次の
修正パルスPsが加えられる迄、前記可逆カゥン夕11
により記憶される。さらに修正パルスPsは、前記規正
方向信号Spが論理“0”の時、すなわち時計が遅れ方
向の誤差を有する場合のみ、ANDゲート13を通過し
て分力ウンタ5に1を加えるとともに、秒カゥンタ4を
帰零し、前記時計が進み方向の誤差を有する場合は、分
力ウンタ5に1を加えず秒カウンタ4の帰零のみを行う
ことにより、前記時計の時刻修正を行つo尚、前記時計
が電池交換等により、前記可逆カウンター1による設定
分周比の記憶を一時的に失ってしまった場合には、前記
初親条件設定用スイッチ14を操作して、前記リセット
パルスPRを発生させ、前記可変分周器2の分間比をそ
の可変範囲の中央値に設定することにより、歩度の大中
なずれを防止することが出来る。The standard output signal of the standard oscillator 1 is the reversible counter 1.
The frequency is divided by the variable frequency divider 2 which operates at the frequency division ratio set by 1, and the clock pulse has a period of 1 second. becomes. The time counter 3 performs a time measurement operation using the time measurement pulse ◇ as a drive signal, and drives the display section 7 to display the time. Furthermore, the information content of the second counter 4 constituting the time counter 3 is determined by a regulation direction determiner 8, which specifies the operation of the reversible counter 11 as a regulation direction signal Sp, and also sets the conditions for the AND gate 13. . Now, in order to correct the clock, when the user pushes the correction switch 9 for a certain period of time in accordance with the time signal, the correction pulse Ps, which is made into a pulse from the differentiating circuit 1, moves the reversible counter 1 in the regulation direction. The frequency division ratio of the variable frequency divider 2 is changed so as to make a one step step in the direction specified by the signal, and give a minute change Δt to the period of the clock pulse, thereby correcting the rate of the clock. The frequency division ratio after this correction is applied to the reversible counter 11 until the next correction pulse Ps is applied.
is stored by. Further, the correction pulse Ps passes through the AND gate 13 and adds 1 to the component force counter 5, and only when the regulation direction signal Sp is logic "0", that is, when the clock has an error in the delay direction, and adds 1 to the component force counter 5. 4, and if the clock has an error in the advancing direction, the time of the clock is corrected by only zeroing the second counter 4 without adding 1 to the component force counter 5. If the watch temporarily loses the memory of the frequency dividing ratio set by the reversible counter 1 due to battery replacement, etc., the initial parent condition setting switch 14 is operated to generate the reset pulse PR. By setting the minute ratio of the variable frequency divider 2 to the median value of the variable range, it is possible to prevent large and medium deviations in rate.
尚本願実施例に於いては、デジタル電子時計についての
み示したが、運針表示装置を備えたアナログ電子時計に
も適用出来ることは明らかである。第2図は時刻規正の
みの場合と、本発明との作用効果の対比を積算誤差で示
したもので、Psは、前記修正パルス、Aは時刻規正の
みの積算誤差、Bは本発明を実施した場合の積算誤差を
示し、いずれも横軸は時間であり、A及びBの縦軸は積
算誤差を示す。In the embodiment of the present application, only a digital electronic timepiece is shown, but it is obvious that the present invention can also be applied to an analog electronic timepiece equipped with a hand movement display device. FIG. 2 shows a comparison of the effects of the present invention and the case of only time adjustment in terms of accumulated error, where Ps is the correction pulse, A is the accumulated error of only time control, and B is the case of implementing the present invention. In both cases, the horizontal axis is time, and the vertical axes of A and B indicate the cumulative error.
第2図B‘こ示すごとく、本発明に於ては、従来と同じ
婦零操作を数回行うだけで高い確度の歩度を得ることが
出来る。As shown in FIG. 2B', in the present invention, a highly accurate rate can be obtained by performing the same zeroing operation several times as in the conventional method.
第1図は本発明に於ける電子時計のブロック線図、第2
図は時刻規正のみの場合と、本発明との積算誤差に於け
る効果の対比を示す波形図である。
1・・・・・・標準発振器、2・・・・・・可変分周器
、3・・・・・・計時カゥンタ、4・・・・・・秒カウ
ンタ、5・・・・・・分力ゥンタ、7・・・・・・表示
部、8・・…・規正方向判定器、9…・・・惨正用スイ
ッチ、11・・・・・・可逆カウンタ。
第1図第2図Fig. 1 is a block diagram of the electronic timepiece according to the present invention;
The figure is a waveform chart showing a comparison of effects on cumulative error between the case of only time adjustment and the present invention. 1...Standard oscillator, 2...Variable frequency divider, 3...Time counter, 4...Second counter, 5...Minute Power counter, 7...Display unit, 8...Regular direction determiner, 9...Damage switch, 11...Reversible counter. Figure 1 Figure 2
Claims (1)
信号を発生する可変分周器、前記計時信号を入力し時刻
駆動信号を発生する計時カウンタ、時刻駆動信号により
駆動される時刻表示装置を有する電子時計に於いて、前
記計時カウンタを帰零するための修正スイツチと該修正
スイツチによる帰零正時に於ける計時カウンタの内容か
ら時刻の進み遅れを判定し、桁上げ動作を制御するため
の規正方向信号を発生する規正方向判定手段、及び前記
可変分周器に対して分周比可変信号を供給する出力端子
と、前記修正スイツチの操作信号を入力するごとに一定
量だけ分周比を変化させるための入力端子と、前記規正
方向判定手段からの規正方向信号に従つて分周比の可変
方向を指定するための動作指定端子とを備えた分周比設
定手段を設けることにより前記修正スイツチによる計時
カウンタの帰零修正ごとに分周比設定手段が可変分周器
の分周比を規正方向判定手段の規正方向信号に従つて進
み又は遅れ方向に一定量だ変化させることを特徴とする
電子時計の規正装置。1. A reference oscillator, a variable frequency divider that divides the output signal of the reference oscillator and generates a time signal, a time counter that receives the time signal and generates a time drive signal, and a time display device driven by the time drive signal. In the electronic timepiece, there is provided a correction switch for returning the time counter to zero, and a control switch for determining whether the time is advanced or delayed based on the contents of the time counter when the time counter is returned to zero on the hour by the correction switch, and controlling a carry operation. a regulation direction determining means for generating a regulation direction signal; an output terminal for supplying a variable division ratio signal to the variable frequency divider; The above modification is achieved by providing a frequency division ratio setting means having an input terminal for changing the frequency division ratio and an operation designation terminal for specifying the direction in which the frequency division ratio is varied according to the regulation direction signal from the regulation direction determination means. The frequency division ratio setting means changes the frequency division ratio of the variable frequency divider by a fixed amount in the direction of advance or lag in accordance with the regulation direction signal of the regulation direction determination means every time the time counter returns to zero by the switch. A regulating device for electronic clocks.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7675974A JPS6037912B2 (en) | 1974-07-04 | 1974-07-04 | Electronic clock regulation device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7675974A JPS6037912B2 (en) | 1974-07-04 | 1974-07-04 | Electronic clock regulation device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS516578A JPS516578A (en) | 1976-01-20 |
JPS6037912B2 true JPS6037912B2 (en) | 1985-08-29 |
Family
ID=13614504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7675974A Expired JPS6037912B2 (en) | 1974-07-04 | 1974-07-04 | Electronic clock regulation device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6037912B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2531618Y2 (en) * | 1992-12-16 | 1997-04-09 | 八重洲無線株式会社 | Broadband printed antenna |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56102093U (en) * | 1980-01-07 | 1981-08-11 | ||
JPS57192894A (en) * | 1981-05-25 | 1982-11-27 | Nec Corp | Electronic clock |
-
1974
- 1974-07-04 JP JP7675974A patent/JPS6037912B2/en not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2531618Y2 (en) * | 1992-12-16 | 1997-04-09 | 八重洲無線株式会社 | Broadband printed antenna |
Also Published As
Publication number | Publication date |
---|---|
JPS516578A (en) | 1976-01-20 |
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