JPS6030038B2 - buffer circuit - Google Patents
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- JPS6030038B2 JPS6030038B2 JP55034906A JP3490680A JPS6030038B2 JP S6030038 B2 JPS6030038 B2 JP S6030038B2 JP 55034906 A JP55034906 A JP 55034906A JP 3490680 A JP3490680 A JP 3490680A JP S6030038 B2 JPS6030038 B2 JP S6030038B2
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Description
【発明の詳細な説明】
この発明は、半導体メモリにおけるバッファ回路に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a buffer circuit in a semiconductor memory.
従来の半導体メモ川こおけるＴＴＬバッファ回路を第１
図に示し、１は半導体メモリ、Ａ，〜Ａｎは公知のＴＴ
Ｌバッファ回路、Ｂ，〜ＢｎはＴＴＬレベル入力信号、
Ｃｏは公知の基準電圧発生回路、Ｄｏはその出力信号（
基準電圧）、Ｅ，〜ＥｎはＴＴＬバッファ回路Ａ，〜Ａ
ｎの出力部、Ｆ，〜ＦｎはＴＴＬバッファ回路Ａ，〜Ａ
ｎ内のセンス増幅回路である。The first TTL buffer circuit in the conventional semiconductor memory
In the figure, 1 is a semiconductor memory, A, ~An are known TT
L buffer circuit, B, ~Bn are TTL level input signals,
Co is a known reference voltage generation circuit, and Do is its output signal (
reference voltage), E, ~En are TTL buffer circuits A, ~A
n output section, F, ~Fn are TTL buffer circuits A, ~A
This is a sense amplifier circuit within n.
このような構成において、ＴＴＬバッファ回路Ａ，〜Ａ
ｎは高感度・高速性が要求され、そのためにセンス増幅
回路Ｆ，〜Ｆｎがフリップフロップ構成になっているの
が普通である。したがって、ＴＴＬバッファ回路Ａ，〜
Ａｎにおいては、センス増幅回路Ｆ，〜Ｆｎの入力信号
として、ＴＴＬレベル入力信号Ｂ，〜Ｂｎと、その逆相
の入力信号を必要とし、その逆相の入力信号を提供する
回路が基準電圧発生回路Ｃｏである。第１図において、
ＴＴＬレベル入力信号Ｂ〜Ｂｎは第２図に示すように“
１”入力信号か“０”入力信号かのいずれかである。In such a configuration, TTL buffer circuits A, ~A
n is required to have high sensitivity and high speed, and for this purpose, the sense amplifier circuits F, -Fn are usually configured as flip-flops. Therefore, TTL buffer circuit A, ~
In An, TTL level input signals B, ~Bn and an input signal with the opposite phase thereof are required as the input signals of the sense amplifier circuits F, ~Fn, and the circuit that provides the input signal with the opposite phase is the reference voltage generator. This is the circuit Co. In Figure 1,
The TTL level input signals B to Bn are “
Either a 1” input signal or a “0” input signal.
また、第１図においては、１ケの基準電圧発生回路Ｃｏ
を複数のＴＴＬバッファ回路Ａ，〜Ａｎに共通に使用し
ている。したがって、基準電圧発生回路Ｃ。の出力信号
（基準電圧）Ｄｏは、第２図に示されるようにＴＴＬレ
ベル入力信号Ｂ〜Ｂｎの“１”と“０”の中間の一定の
電位に設定されなければならない。しかるに、このよう
に基準電圧（出力信号Ｄｏ）を設定した場合は、ＴＴＬ
レベル入力信号Ｂ，〜Ｂｎの変動、すなわち“１”電位
の下降あるいは“０”電位の上昇などによってＴＴＬレ
ベル入力信号Ｂ，〜Ｂｎと基準電圧との電位差が小さく
なり、ＴＴＬバッファ回路Ａ．〜Ａｎの動作マージンを
劣化させる欠点がある。In addition, in FIG. 1, one reference voltage generation circuit Co
is used in common for a plurality of TTL buffer circuits A, -An. Therefore, the reference voltage generation circuit C. The output signal (reference voltage) Do must be set to a constant potential between "1" and "0" of the TTL level input signals B to Bn, as shown in FIG. However, if the reference voltage (output signal Do) is set in this way, TTL
The potential difference between the TTL level input signals B, -Bn and the reference voltage becomes smaller due to fluctuations in the level input signals B, -Bn, that is, a fall in the "1" potential or an increase in the "0" potential, and the TTL buffer circuit A. There is a drawback that the operating margin of ~An is degraded.
この発明は上記の点に鑑みなされたもので、ＴＴＬレベ
ル入力信号と基準電圧との電位差を大きくし、動作マー
ジンを上げることのできるバッファ回路を提供すること
を目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a buffer circuit that can increase the potential difference between a TTL level input signal and a reference voltage and increase the operating margin.
以下この発明の実施例を第３図を参照して説明する。An embodiment of the present invention will be described below with reference to FIG.
ただし、第３図においては、説明の便宜上、第１図と同
一部分に同一符号を付すことにする。第３図において、
１は半導体メモリ、Ａ，〜Ａｎは各々ＴＴＬバッファ回
路であり、Ｅ，〜ＥｎはＴＴＬバッファ回路Ａ，〜Ａｎ
各々の出力部である。ＴＴＬバッファ回路Ａ，〜Ａｎに
は、各々１つずつセンス増幅回路Ｆ，〜Ｆｎが設けられ
ており、このセンス増幅回路Ｆ，〜ＦｎはＴＴＬレベル
入力信号Ｂ．〜Ｂｎを一方の入力信号とする。また、Ｔ
ＴＬバッファ回路Ａ，〜Ａｎには、同様に１つずつ基準
電圧発生回路Ｃ，〜Ｃｎが設けられる。この基準電圧発
生回路Ｃ，〜Ｃｎは、同一ＴＴＬバッファ回路Ａ，〜Ａ
ｎ内のセンス増幅回路Ｆ，〜Ｆｎの一方の入力信号、す
なわちＴＴＬレベル入力信号Ｂ〜Ｂｎを入力信号とする
。そして、基準電圧発生回路Ｃ，〜Ｃｎは、ＴＴＬレベ
ル入力信号Ｂ．〜Ｂｎを個々に入力信号として、第４図
に示すようにＴＴＬレベル入力信号Ｂ〜Ｂｎと常に逆相
であり、かつＴＴＬレベル入力信号Ｂ，〜Ｂｎのほぼ中
間の電位を基準にして振幅する出力信号、換言すればＴ
ＴＬレベル入力信号Ｂ〜Ｂｎが“１”電位の場合は“０
”電位となり、ＴＴＬレベル入力信号Ｂ，〜Ｂｎが“０
”電位の場合は“１”電位となる出力信号（基準電圧）
Ｄ，〜Ｄｎを発生する。具体的に述べれば、基準電圧発
生回路Ｃ，は、ＴＴＬレベル入力信号Ｂ，を入力信号と
して、上記条件の出力信号Ｄ，を発生する。同様に、基
準電圧発生回路Ｃ２〜Ｃｎは、ＴＴＬレベル入力信号＆
〜Ｂｎを入力信号として、上記条件の出力信号Ｄ２〜Ｄ
ｎを発生する。そして、このようにして基準電圧発生回
路Ｃ，〜Ｃｎから発生された出力信号（基準電圧）Ｄ，
〜Ｄｎは、同一ＴＴＬバッファ回路Ａ，〜Ａｎ内のセン
ス増幅回路Ｆ，〜Ｆｎに、他方の入力信号として供給さ
れている。すなわち、上記実施例では、ＴＴＬバッファ
回路Ａ，〜Ａｎの各々に１つずつ基準電圧発生回路を設
け、この基準電圧発生回路により、個々のＴＴＬレベル
入力信号を入力として、このＴＴＬレベル入力信号と逆
相で、かつＴＴＬレベル入力信号のほぼ中間電位を基準
にして振幅する出力信号（基準電圧）を発生させ、この
世力信号をセンス増幅回路Ｆ，〜Ｆｎの他方の入力信‐
亭とするものである。However, in FIG. 3, for convenience of explanation, the same parts as in FIG. 1 are given the same reference numerals. In Figure 3,
1 is a semiconductor memory, A, ~An are TTL buffer circuits, and E, ~En are TTL buffer circuits A, ~An.
These are the respective output parts. TTL buffer circuits A, -An are each provided with one sense amplifier circuit F, -Fn, and these sense amplifier circuits F, -Fn receive TTL level input signal B. ~Bn is one input signal. Also, T
Each of the TL buffer circuits A, .about.An is similarly provided with one reference voltage generation circuit C, .about.Cn. These reference voltage generation circuits C, ~Cn are the same TTL buffer circuits A, ~A
The input signal is one of the input signals of the sense amplifier circuits F, ~Fn in n, that is, the TTL level input signals B~Bn. The reference voltage generating circuits C, -Cn then receive the TTL level input signal B. ~Bn are input signals individually, and as shown in Fig. 4, the signals are always in opposite phase to the TTL level input signals B~Bn and have amplitudes based on a potential approximately midway between the TTL level input signals B and ~Bn. Output signal, in other words T
“0” when TL level input signals B to Bn are “1” potential.
” potential, and the TTL level input signals B, ~Bn become “0”.
Output signal (reference voltage) that becomes “1” potential when the potential is “1”
D, to Dn are generated. Specifically, the reference voltage generation circuit C uses the TTL level input signal B as an input signal and generates the output signal D under the above conditions. Similarly, the reference voltage generation circuits C2 to Cn receive TTL level input signals &
~Bn as an input signal, output signals D2~D under the above conditions
generate n. The output signals (reference voltages) D, generated from the reference voltage generation circuits C, ~Cn in this way,
~Dn is supplied as the other input signal to sense amplifier circuits F and ~Fn in the same TTL buffer circuits A and ~An. That is, in the above embodiment, one reference voltage generation circuit is provided for each of the TTL buffer circuits A, -An, and this reference voltage generation circuit receives each TTL level input signal and converts the TTL level input signal and It generates an output signal (reference voltage) that is in opposite phase and has an amplitude based on approximately the midpoint potential of the TTL level input signal, and converts this world signal into the other input signal of the sense amplifier circuits F, ~Fn.
It is intended as a pavilion.
そして、このようにすることにより、ＴＴＬレベル入力
信号と基準電圧との電位差を大きくし、ＴＴＬノゞッフ
ア回路Ａ，〜Ａｎの動作マージンを上げることができる
ものである。また、ＴＴＬレベル入力信号が基準電圧発
生回路の入力信号となっているために、ＴＴＬレベル入
力信号の変動に対しても強く、その結果ＴＴＬバッファ
回路Ａ，〜Ａｎの動作マージンをより上げることができ
る。なお、センス増幅回路Ｆ．〜Ｆｎは、基準電圧発生
回路Ｃ．〜Ｃｎの出力信号（基準電圧）Ｄ，〜ＤｎとＴ
ＴＬレベル入力信号Ｂ，〜Ｂｎを比較増幅し、かつ相補
信号を発生させる。By doing so, it is possible to increase the potential difference between the TTL level input signal and the reference voltage, thereby increasing the operating margin of the TTL noffer circuits A, -An. Furthermore, since the TTL level input signal is the input signal of the reference voltage generation circuit, it is resistant to fluctuations in the TTL level input signal, and as a result, the operating margin of the TTL buffer circuits A, ~An can be further increased. can. Note that the sense amplifier circuit F. ~Fn is the reference voltage generation circuit C. ~Cn output signal (reference voltage) D, ~Dn and T
TL level input signals B, -Bn are compared and amplified, and complementary signals are generated.
この相補信号はＭＯＳレベルの信号に変換された後、出
力部Ｅ，〜Ｅｎに出力される。第５図および第６図は上
記基準電圧発生回路Ｃ，〜Ｃｎの各々の詳細を示し、第
５図はブロック図、第６図は具体的回路図である。This complementary signal is converted into a MOS level signal and then output to output sections E, -En. 5 and 6 show details of each of the reference voltage generating circuits C, to Cn, with FIG. 5 being a block diagram and FIG. 6 being a specific circuit diagram.
これらの図において、２は入力端子、３はＴＴＬレベル
信号入力部、４は入力信号反転部、５は出力信号分圧部
（分圧回路）、６は出力端子である。また、第６図にお
いて、Ｑ，〜Ｑ，．は上記各部を構成するＮ ＭＯＳト
ランジスタ、Ｎ，〜Ｎ７は回路上の節点であり、上記Ｎ
ＭＯＳトランジスタＱ，〜Ｑ，．は次のように接続さ
れる。In these figures, 2 is an input terminal, 3 is a TTL level signal input section, 4 is an input signal inversion section, 5 is an output signal voltage dividing section (voltage dividing circuit), and 6 is an output terminal. In addition, in FIG. 6, Q, ~Q, . are N MOS transistors constituting each of the above parts, N, to N7 are nodes on the circuit, and
MOS transistors Q, ~Q, . are connected as follows.
すなわち、ＮＭＯＳトランジスタＱ，のゲートとドレイ
ンは電源電圧ＶＤｏに、ソースは節点Ｎ，に接続される
。ＮＭＯＳトランジスタＱ２のゲートは節点Ｎ，に、ド
レィンは入力端子２に、ソースは節点Ｎ５に接続される
。Ｎ ＭＯＳトランジスタＱ３のゲートとドレインは電
源電圧Ｖｏ。に、ソースは節点Ｎ２に接続される。Ｎ
ＭＯＳトランジスタＱ４のゲ−トは電源電圧Ｖｏｏに、
ドレィンは節点Ｎ２に、ソースは節点Ｎ３に接続される
。Ｎ ＭＯＳトランジスタはのゲートは節点Ｎ２に、ド
レィンは節点Ｎ３に、ソースは節点Ｎ４に接続される。
Ｎ ＭＯＳトランジスタＱのゲートは節点Ｎ５に、ドレ
ィンは節点Ｎ４に、ソースは接地される。Ｎ ＭＯＳト
ランジスタＱ７のゲートは節点Ｎ２に、ドレィンは電源
電圧Ｖｏｏに、ソースは出力端子６に接続される。ＮＭ
ＯＳトランジスタ仏のゲートは節点Ｎ２に、ドレィンは
出力端子６に、ソースは節点Ｎ６に接続される。Ｎ Ｍ
ＯＳトランジスタＱ９のゲートとドレィンは節点Ｎ６に
、ソースは節点Ｎ７に接続される。Ｎ ＭＯＳトランジ
スタＱ，ｏのゲートは節点Ｎ４に、ドレィンは節点Ｎ７
に接続され、ソースは接地される。Ｎ ＭＯＳトランジ
スタＱ，．のゲートは節点Ｎ５に、ドレィンは節点Ｎ６
に、ソースは接地される。このように構成された基準電
圧発生回路の動作を説明する。That is, the gate and drain of the NMOS transistor Q, are connected to the power supply voltage VDo, and the source is connected to the node N,. The gate of the NMOS transistor Q2 is connected to the node N, the drain is connected to the input terminal 2, and the source is connected to the node N5. The gate and drain of the NMOS transistor Q3 are connected to the power supply voltage Vo. , the source is connected to node N2. N
The gate of MOS transistor Q4 is connected to the power supply voltage Voo,
The drain is connected to node N2, and the source is connected to node N3. The gate of the NMOS transistor is connected to node N2, the drain to node N3, and the source to node N4.
The gate of the NMOS transistor Q is connected to the node N5, the drain to the node N4, and the source to the ground. The gate of the NMOS transistor Q7 is connected to the node N2, the drain to the power supply voltage Voo, and the source to the output terminal 6. N.M.
The gate of the OS transistor is connected to node N2, the drain to output terminal 6, and the source to node N6. N M
The gate and drain of OS transistor Q9 are connected to node N6, and the source to node N7. The gate of NMOS transistor Q,o is connected to node N4, and the drain is connected to node N7.
and the source is grounded. N MOS transistors Q, . The gate of is connected to node N5, and the drain is connected to node N6.
, the source is grounded. The operation of the reference voltage generation circuit configured in this way will be explained.
まず、入力端子２に供給されるＴＴＬレベル入力信号が
“０”の場合は、節点Ｎ５が“０”となり、Ｎ ＭＯＳ
トランジスタＱとＱ，．がオフするため、節点Ｎ４とＮ
６が“１”となり、Ｎ ＭＯＳトランジスタＱ９とＱ，
。がオンする。したがって、出力端子６に出力される出
力信号（基準電圧）は、Ｎ ＭＯＳトランジスタＱ７，
Ｑ８，Ｑ９，Ｑ，ｏのコンダクタンスの比により分圧さ
れた電位、つまり“１”の電位となる。逆に、入力端子
２に供給されるＴＴＬレベル入力信号が“１”の場合は
、節点Ｎ５が“１”となり、Ｎ ＭＯＳトランジスタＱ
とＱ，．がオンするため、節点Ｎ４とＮ６が‘‘０”と
なり、Ｎ Ｍ０６トランジスタＱ９とＱ，。がオフする
。したがって、出力端子６に出力される出力信号（基準
電圧）は、Ｎ ＭＯＳトランジスタＱ７，Ｑ８，Ｑ，．
のコンダクタンスの比により分圧された電位、つまり“
０”の電位となる。このような基準電圧発生回路におけ
る出力信号（基準電圧）ＶＲとＴＴＬレベル入力信号Ｖ
ＩＮの関係を第７図に示す。First, when the TTL level input signal supplied to the input terminal 2 is "0", the node N5 becomes "0", and the NMOS
Transistors Q and Q, . turns off, nodes N4 and N
6 becomes "1", and N MOS transistors Q9 and Q,
. turns on. Therefore, the output signal (reference voltage) output to the output terminal 6 is the NMOS transistor Q7,
The potential is divided by the ratio of the conductances of Q8, Q9, Q, and o, that is, the potential is "1". Conversely, when the TTL level input signal supplied to input terminal 2 is "1", node N5 becomes "1", and NMOS transistor Q
and Q. is turned on, nodes N4 and N6 become ``0'', and NMOS transistors Q9 and Q, are turned off.Therefore, the output signal (reference voltage) output to the output terminal 6 is the same as that of NMOS transistors Q7, Q8, Q,.
The potential divided by the ratio of conductances, that is, “
0'' potential.The output signal (reference voltage) VR and TTL level input signal V in such a reference voltage generation circuit
The relationship of IN is shown in FIG.
この図に示すように、上記基準電圧発生回路では、出力
信号ＶＲの振幅を可能な範囲で小さくし得る。As shown in this figure, in the reference voltage generation circuit, the amplitude of the output signal VR can be made as small as possible.
したがって、出力信号の立上り時間あるいは立下り時間
が遅れ時間となって、第３図センス増幅回路Ｆ，〜Ｆｎ
の動作に影響を与えることが防止される。また、消費電
力は極めて少ない。したがって、第３図に示したように
ＴＴＬバッファ回路Ａ，〜Ａｎの個々に上記基準電圧発
生回路が設けられるが、消費電力については従来と大差
のないものとし得る。なお、上記のように出力信号の振
幅が小さくても、第３図におけるセンス増幅回路Ｆ，〜
Ｆｎの感度が高いので、問題がないことはいうまでもな
い。以上実施例および基準電圧発生回路の詳細について
説明した。Therefore, the rise time or fall time of the output signal becomes a delay time, and the sense amplifier circuits F, ~Fn in FIG.
is prevented from affecting the operation of the Also, power consumption is extremely low. Therefore, as shown in FIG. 3, although each of the TTL buffer circuits A, . Note that even if the amplitude of the output signal is small as described above, the sense amplifier circuits F, ~ in FIG.
Needless to say, there is no problem since Fn has high sensitivity. The details of the embodiment and the reference voltage generation circuit have been described above.
実施例では、説明の簡便さのため、電流消費を伴うスタ
ティック型の例を示したが、ダイナミック型に変更でき
ることは容易に類推できる。以上詳述したように、この
発明のバッファ回路では、ＴＴＬレベル入力信号を入力
とする基準電圧発生回路を設け、この基準電圧発生回路
で前記入力信号を反転させ、その反転信号により、ＴＴ
Ｌレベル入力信号と常に逆相で且つＴＴＬレベル入力信
号のほぼ中間電位を基準にして振幅する出力信号（基準
電圧）を分圧回路を用いて基準電圧発生回路から出力さ
せ、その出力信号をセンス増幅回路の他方の入力とする
。In the embodiment, for simplicity of explanation, an example of a static type with current consumption is shown, but it can be easily inferred that it can be changed to a dynamic type. As described in detail above, the buffer circuit of the present invention is provided with a reference voltage generation circuit that receives a TTL level input signal, inverts the input signal with this reference voltage generation circuit, and uses the inverted signal to generate a TTL level input signal.
An output signal (reference voltage) that is always in opposite phase to the L-level input signal and whose amplitude is based on approximately the midpoint potential of the TTL-level input signal is output from the reference voltage generation circuit using a voltage divider circuit, and the output signal is sensed. Use as the other input of the amplifier circuit.
したがって、ＴＴＬレベル入力信号と基準電圧との電位
差を大きくとることができ、またＴＴＬレベル入力信号
の変動に対しても強くなるもので、その結果動作マージ
ンを大幅に上げることができる。そして、このような効
果を有するこの発明のバッファ回路は、半導体メモ川こ
おける高速アドレスバッファ回路や高速入力バッファ回
路などに利用することができる。Therefore, it is possible to make a large potential difference between the TTL level input signal and the reference voltage, and it is also resistant to fluctuations in the TTL level input signal, and as a result, the operating margin can be greatly increased. The buffer circuit of the present invention having such effects can be used in high-speed address buffer circuits, high-speed input buffer circuits, etc. in semiconductor memory devices.
第１図は従釆の半導体メモリにおけるＴＴＬバッファ回
路を示すブロック図、第２図は従来におけるＴＴＬレベ
ル入力信号と基準電圧の関係を示す波形図、第３図はこ
の発明によるバッファ回路の実施例を示すブロック図、
第４図は実施例におけるＴＴＬレベル入力信号と基準電
圧の関係を示す波形図、第５図および第６図はこの発明
のバッファ回路における基準電圧発生回路の詳細を示し
、第５図はブロック図、第６図は具体的回路図、第７図
は第５図および第６図基準電圧発生回路における基準電
圧とＴＴＬレベル入力信号の関係を示す波形図である。
Ａ，〜Ａｎ・・・…ＴＴＬバッファ回路、Ｂ〜Ｂｎ，Ｖ
ＩＮ・・・…ＴＴＬレベル入力信号、Ｃ，〜Ｃｎ・・…
・基準電圧発生回路、Ｄ，〜○ｍＶＲ…・・・出力信号
（基準電圧）、Ｅ，〜Ｅｎ…・・・出力部、Ｆ，〜Ｆｎ
…・・・センス増幅回路。第１図
第２図
第３図
第４図
第７図
第５図
第６図FIG. 1 is a block diagram showing a TTL buffer circuit in a conventional semiconductor memory, FIG. 2 is a waveform diagram showing the relationship between a conventional TTL level input signal and a reference voltage, and FIG. 3 is an embodiment of a buffer circuit according to the present invention. A block diagram showing
FIG. 4 is a waveform diagram showing the relationship between the TTL level input signal and the reference voltage in the embodiment, FIGS. 5 and 6 show details of the reference voltage generation circuit in the buffer circuit of the present invention, and FIG. 5 is a block diagram. , FIG. 6 is a specific circuit diagram, and FIG. 7 is a waveform diagram showing the relationship between the reference voltage and the TTL level input signal in the reference voltage generation circuits of FIGS. 5 and 6. A, ~An...TTL buffer circuit, B~Bn, V
IN...TTL level input signal, C, ~Cn...
・Reference voltage generation circuit, D, ~○mVR...Output signal (reference voltage), E, ~En...Output section, F, ~Fn
...Sense amplifier circuit. Figure 1 Figure 2 Figure 3 Figure 4 Figure 7 Figure 5 Figure 6
Claims (1)
させ、その反転信号により、ＴＴＬレベル入力信号と常
に逆相であり且つ上記ＴＴＬレベル入力信号のほぼ中間
電位を基準にして振幅する出力信号を分圧回路から取出
す基準電圧発生回路と、上記ＴＴＬレベル入力信号と上
記基準電圧発生回路の出力信号を比較増幅し、かつ相補
センス信号を出力するセンス増幅回路とを具備すること
を特徴とするバツフア回路。1 Takes a TTL level input signal as input, inverts this signal, and uses the inverted signal to separate an output signal that is always in opposite phase to the TTL level input signal and has an amplitude based on approximately the midpoint potential of the TTL level input signal. A buffer circuit comprising: a reference voltage generation circuit that extracts from a voltage circuit; and a sense amplifier circuit that compares and amplifies the TTL level input signal and the output signal of the reference voltage generation circuit and outputs a complementary sense signal. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55034906A JPS6030038B2 (en) | 1980-03-21 | 1980-03-21 | buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55034906A JPS6030038B2 (en) | 1980-03-21 | 1980-03-21 | buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56134385A JPS56134385A (en) | 1981-10-21 |
| JPS6030038B2 true JPS6030038B2 (en) | 1985-07-13 |
Family
ID=12427228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55034906A Expired JPS6030038B2 (en) | 1980-03-21 | 1980-03-21 | buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030038B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179534U (en) * | 1987-05-01 | 1988-11-21 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62270098A (en) * | 1986-05-19 | 1987-11-24 | Toshiba Corp | Semiconductor sensing circuit |
-
1980
- 1980-03-21 JP JP55034906A patent/JPS6030038B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179534U (en) * | 1987-05-01 | 1988-11-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56134385A (en) | 1981-10-21 |
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