JP2820300B2 - Differential amplifier circuit - Google Patents
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Description
【発明の詳細な説明】 技術分野 本発明は活性化信号に応答して、２入力の差動増幅を
行なうダイナミック動作型の差動増幅回路に関するもの
である。Description: TECHNICAL FIELD The present invention relates to a dynamic operation type differential amplifier circuit that performs two-input differential amplification in response to an activation signal.
背景技術 差動増幅回路は、例えば論理レベルの“H"または“L"
レベルの振り分け等の種々の用途に用いられている。論
理レベルの振り分けの例としては、トランジスタ・ト
ランジスタ・ロジック（TTL）入力の“H"レベル2.4V、
“L"レベル0.8VをMOS論理レベルとして“H"レベル5V、
“L"レベル0Vに変換するための半導体メモリのアドレス
バッファ等や、半導体メモリの記憶信号が“H"レベル
であるか、“L"レベルであるかを検知するセンスアンプ
等に用いられている。BACKGROUND ART A differential amplifier circuit is, for example, a logic level “H” or “L”.
It is used for various purposes such as level distribution. Examples of logic level distribution include transistor transistor logic (TTL) input “H” level 2.4V,
The “L” level 0.8V is the MOS logic level and the “H” level 5V,
It is used for an address buffer or the like of a semiconductor memory for converting an “L” level to 0 V, a sense amplifier for detecting whether a storage signal of the semiconductor memory is an “H” level or an “L” level, or the like. .
前記の場合における従来の差動増幅回路の一構成例
を第２図に示す。FIG. 2 shows a configuration example of a conventional differential amplifier circuit in the above case.
この差動増幅回路は、活性化信号のφ１の“H"レベル
により、第１の入力信号Ain（例えば、2.4Vまたは0.8
V）と第２の入力信号Vr（例えば1.5V）との差動をと
り、ラッチ信号φ２の“H"レベルにより、差動的に決ま
った値を保持し、それを相補的な出力信号A,（例え
ば、5Vまたは0V）の形で出力する回路であり、Ｐチャネ
ル型の電界効果トランジスタ（以下、FETという）１〜
４、及びＮチャネル型FET5〜13より構成されている。な
お、第２図のVccは電源電位（第１の電位）、Vssは接地
電位（第２の電位）である。This differential amplifier circuit receives the first input signal A in (for example, 2.4 V or 0.8 V) according to the “H” level of φ1 of the activation signal.
V) and a second input signal V r (for example, 1.5 V), and holds a differentially determined value according to the “H” level of the latch signal φ2. A, (for example, 5V or 0V) is a circuit which outputs in the form of a P-channel type field effect transistor (hereinafter referred to as FET) 1 to
4 and N-channel FETs 5 to 13. Vcc in FIG. 2 is a power supply potential (first potential), and V ss is a ground potential (second potential).
第３図は第２図の動作波形図であり、この図を参照し
つつ第２図の動作を説明する。FIG. 3 is an operation waveform diagram of FIG. 2. The operation of FIG. 2 will be described with reference to FIG.
活性化信号φ１及びラッチ信号φ２は最初“L"レベル
（＝Vssレベル）であり、出力信号A,はFET1,2を介し
て電源電位Vccにプリチャージされている。Activating signal φ1 and the latch signal φ2 is the first "L" level (= V ss level), the output signal A, are precharged to the power source potential V cc through the FETs 1 and 2.
活性化信号φ１が“H"レベルになると、FET7,8がオン
し、FET5,7,9を通して出力信号が放電すると共に、FE
T6,8,10を通して出力信号Ａが放電する。ここで、例え
ば入力信号Ainが0.8V、入力信号Vrが1.5Vであると、FET
9,10のうち、入力信号Vrをゲート入力とするFET10のコ
ンダクタンスの方が、入力信号Ainをゲート入力するFET
9のコンダクタンスより大きい。そのため、出力信号Ａ
の方がより速く放電し、出力信号Ａの電位がの電位
より低くなる。出力信号A,に電位差ができると、FET
5,6にコンダクタンスの差が生じる。さらに出力信号Ａ
の電位がVcc−｜Vtp｜、（但し、VtpはＰチャネル型FET
の閾値電圧）より低くなると、FET3がオンし、そのFET3
を通して出力信号を電源電位Vcc側に充電しはじめ、
出力信号A,の電位差がさらに大きくなる。When the activation signal φ1 becomes “H” level, the FETs 7 and 8 are turned on, the output signal is discharged through the FETs 5, 7, and 9, and the FE
The output signal A is discharged through T6,8,10. Here, for example, if the input signal A in is 0.8 V and the input signal V r is 1.5 V, the FET
Of the 9, 10, towards the conductance of the FET10 to the input signal V r and gate input, gate input of the input signal A in FET
Greater than 9 conductances. Therefore, the output signal A
Discharges faster, and the potential of the output signal A becomes lower than that of. When a potential difference is generated between the output signals A and
There is a difference in conductance between 5,6. Further, the output signal A
Potential of V cc - | V tp |, ( where, V tp is P-channel type FET
FET3), the FET3 turns on and the FET3
To charge the output signal to the power supply potential Vcc side through
The potential difference between the output signals A, is further increased.
さらに、ラッチ信号φ２が“H"レベル（＝Vccレベ
ル）になると、FET13がオンし、出力信号Ａが接地電位V
ssレベルになると共に、出力信号が電源電位Vccレベ
ルとなり、その出力信号ＡがFET12,13を介して接地電位
Vssに、出力信号がFET3を介して電源電位Vccにそれぞ
れクランプされる。クランプ後は、入力信号Ain，Vrの
電位変化に関係なく、出力信号A,が電位Vss，Vccレベ
ルに保持される。Further, when the latch signal φ2 becomes “H” level (= Vcc level), the FET 13 is turned on, and the output signal A becomes the ground potential V.
ss level, the output signal becomes the power supply potential Vcc level, and the output signal A is supplied to the ground potential via FETs 12 and 13.
To V ss, the output signal is respectively clamped to the power source potential V cc via the FET 3. After clamping the input signal A in, regardless of change in the potential of V r, the output signal A, but is holding potential V ss, the V cc level.
このような従来の差動増幅回路は活性化信号φ１及び
ラッチ信号φ２の２本の制御信号を必要とする上に、そ
の信号φ1,φ２における信号遅延のタイミング制御も必
要となる。このφ1,φ２の信号遅延が短かすぎると、出
力信号Ａとの電位差を十分に確保できない状態でラッ
チ信号φ２が“H"レベルに立上ることにより、誤動作を
起こしやすかった。反対に、φ1,φ２の信号遅延が長す
ぎると、ラッチまでに時間がかかって入力信号Ain，Vr
のレベルを長く保持しなければならず、動作速度が遅く
なっていた。Such a conventional differential amplifier circuit requires two control signals of an activation signal φ1 and a latch signal φ2, and also requires timing control of signal delay of the signals φ1 and φ2. If the signal delays of φ1 and φ2 are too short, the latch signal φ2 rises to “H” level in a state where the potential difference from the output signal A cannot be sufficiently ensured, so that a malfunction easily occurs. Conversely, if the signal delays of φ1 and φ2 are too long, it takes time to latch, and the input signals A in and V r
Level had to be maintained for a long time, and the operating speed was slow.
この発明の目的は誤動作を起こすことが少ない差動増
幅回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a differential amplifier circuit which causes less malfunction.
この発明の他の目的は動作速度の速い差動増幅回路を
提供することにある。Another object of the present invention is to provide a differential amplifier circuit having a high operation speed.
発明の開示 本発明は、第１乃至第４のノードと、 前記第１のノードに接続される第１の制御電極を有
し、前記第２のノードと第１の電位を有する第１電源と
の間に接続される第１のトランジスタと、 前記第２のノードに接続される第２の制御電極を有
し、前記第１電源と前記第１のノードとの間に接続され
る第２のトランジスタと、 前記第２のノードに接続される第３の制御電極を有
し、前記第１のノードと前記第３のノードとの間に接続
される第３のトランジスタと、 前記第１のノードに接続される第４の制御電極を有
し、前記第２のノードと前記第４のノードとの間に接続
される第４のトランジスタと、 第１または第２の論理レベルを有する活性化信号が与
えられる第５の制御電極を有し、ソース電極またはドレ
イン電極の一方の電極が前記第３のノードに接続された
第５のトランジスタと、 第１の入力電位を有する第１の入力信号が与えられる
第６の制御電極を有し、前記第１の電位より低い第２の
電位を有する第２電源と前記第５のトランジスタのソー
ス電極またはドレイン電極の他方の電極との間に接続さ
れる第６のトランジスタを備えた第１電位決定回路と、 前記活性化信号が与えられる第７の制御電極を有し、
ソース電極またはドレイン電極の一方の電極が前記第４
のノードに接続された第７のトランジスタと、 前記第１の入力電位とは異なる第２の入力電位を有す
る第２の入力信号が与えられる第８の制御電極を有し、
前記第２の電源と前記第７のトランジスタのソース電極
またはドレイン電極の他方の電極との間に接続される第
８のトランジスタを備えた第２電位決定回路と、 第９の制御電極を有し、前記第２電源と前記第３のノ
ードとの間に接続される第９のトランジスタと、 入力が前記第１のノードに接続され、出力が前記第９
の制御電極に接続される第１のインバータを備えた第１
の電位検出回路であって、前記第１のノードの電位が前
記第１の電位と前記第２の電位との間の所定電位より小
さくなった時、前記第９のトランジスタを導通状態にす
る前記第１の電位検出回路と、 第10の制御電極を有し、前記第２の電源と前記第４の
ノードとの間に接続される第10のトランジスタと、 入力が前記第２のノードに接続され、出力が前記第10
の制御電極に接続される第２のインバータを備えた第２
の電位検出回路であって、前記第２のノードの電位が所
定電位より小さくなった時、前記第10のトランジスタを
導通状態にする前記第２の電位検出回路と、 前記活性化信号が与えられる第11の制御電極を有し、
前記第１電源と前記第１のノードとの間に接続される第
11のトランジスタと、 前記活性化信号が与えられる第12の制御電極を有し、
前記第１電源と前記第２のノードとの間に接続される第
12のトランジスタとを備え、 前記活性化信号が前記第１の論理レベルの場合、前記
第11及び第12のトランジスタが導通状態、前記第５及び
第７のトランジスタが実質的に非導通状態になり、前記
第１及び第２のノードの電位が実質的に前記第１の電位
になり、 前記活性化信号が前記第１の論理レベルから前記第２
の論理レベルに変化し、前記第11及び第12のトランジス
タが実質的に非導通状態、前記第５及び第７のトランジ
スタが導通状態になり、前記第１及び第２の入力信号が
前記第６及び第８の制御電極に与えられた場合、前記第
１及び第２のノードの電位が、前記第１及び第２の入力
電位の差に基づいてそれぞれ前記第１の電位から前記所
定電位に向かって放電し始め、前記第１または第２のノ
ードの一方のノード電位が前記所定電位に到達すると、
該一方のノードに接続される前記第１または第２の電位
検出回路が前記第９または第10のトランジスタを導通状
態にせしめることにより、該一方のノードの電位が実質
的に前記第２の電位に設定されると共に、該一方のノー
ドに接続される制御電極を有する前記第１または第２の
トランジスタが導通状態になり他方のノードの電位が実
質的に前記第１の電位に設定される差動増幅回路であ
る。DISCLOSURE OF THE INVENTION The present invention has first to fourth nodes, a first control electrode connected to the first node, a first power supply having a second node and a first potential, A first transistor connected between the first node and a second control electrode connected to the second node, and a second transistor connected between the first power supply and the first node. A transistor, a third transistor having a third control electrode connected to the second node, connected between the first node and the third node, and a first node A fourth transistor connected between the second node and the fourth node, and an activation signal having a first or second logic level And a fifth control electrode provided with the first electrode, and one of a source electrode and a drain electrode. Has a fifth transistor connected to the third node, and a sixth control electrode to which a first input signal having a first input potential is supplied, and a second transistor lower than the first potential. A first potential determination circuit including a sixth transistor connected between a second power supply having a potential and the other of the source electrode and the drain electrode of the fifth transistor; and the activation signal is provided. A seventh control electrode,
One of the source electrode and the drain electrode is the fourth electrode.
A seventh transistor connected to the first node and an eighth control electrode supplied with a second input signal having a second input potential different from the first input potential,
A second potential determination circuit including an eighth transistor connected between the second power source and the other of the source electrode and the drain electrode of the seventh transistor; and a ninth control electrode. A ninth transistor connected between the second power supply and the third node, an input connected to the first node, and an output connected to the ninth transistor.
With a first inverter connected to the control electrodes of
The potential detection circuit, wherein when the potential of the first node is lower than a predetermined potential between the first potential and the second potential, the ninth transistor is turned on. A tenth transistor having a first potential detection circuit, a tenth control electrode, and connected between the second power supply and the fourth node, and an input connected to the second node And the output is
With the second inverter connected to the control electrode of the second
The second potential detection circuit that turns on the tenth transistor when the potential of the second node becomes lower than a predetermined potential; and the activation signal is provided. Having an eleventh control electrode,
A first power supply connected between the first power supply and the first node;
An eleventh transistor, and a twelfth control electrode to which the activation signal is supplied,
A first power supply connected between the first power supply and the second node;
And when the activation signal is at the first logic level, the eleventh and twelfth transistors are turned on, and the fifth and seventh transistors are turned off substantially. , The potentials of the first and second nodes become substantially the first potential, and the activation signal changes from the first logic level to the second potential.
, The eleventh and twelfth transistors become substantially non-conductive, the fifth and seventh transistors become conductive, and the first and second input signals become the sixth level. And when applied to the eighth control electrode, the potentials of the first and second nodes are respectively changed from the first potential to the predetermined potential based on a difference between the first and second input potentials. When the potential of one of the first or second nodes reaches the predetermined potential,
The first or second potential detection circuit connected to the one node causes the ninth or tenth transistor to be in a conductive state, so that the potential of the one node is substantially equal to the second potential. And the first or second transistor having a control electrode connected to the one node is turned on, and the potential of the other node is substantially set to the first potential. It is a dynamic amplifier circuit.
図面の簡単な説明 第１図はこの発明の第１の実施例を示す差動増幅回路
の回路図、第２図は従来の差動増幅回路の回路図、第３
図は第２図の動作波形図、第４図は第１図の動作波形
図、第５図はこの発明の第２の実施例を示す差動増幅回
路の回路図、第６図は第５図の動作波形図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram of a differential amplifier circuit showing a first embodiment of the present invention, FIG. 2 is a circuit diagram of a conventional differential amplifier circuit, FIG.
2 is an operation waveform diagram of FIG. 2, FIG. 4 is an operation waveform diagram of FIG. 1, FIG. 5 is a circuit diagram of a differential amplifier circuit according to a second embodiment of the present invention, and FIG. It is an operation waveform diagram of the figure.
発明を実施するための最良の形態 この発明をより詳細に詳述するため、第１図及び第４
〜６図を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION In order to explain this invention in more detail, FIGS.
This will be described with reference to FIGS.
第１図はこの発明の第１の実施例であるダイナミック
動作型の差動増幅回路の回路図である。この差動増幅回
路は、活性化信号φの“H"レベルにより、第１の入力信
号Ain（例えば2.4Vまたは0.8V）と第２の入力信号V
r（例えば1.5V）との電位差を検知して、第１の入力信
号Ainと第２の入力信号との大小関係によって相補的な
一定の出力信号（例えば5Vと0V）の形で出力する回路で
ある。この差動増幅回路はフリップフロップ回路20（以
下FF回路という）Ｎチャネル型トランジスタ27〜30（第
５乃至第８のトランジスタ）、33（第９のトランジス
タ）、34（第10のトランジスタ）およびインバータ３」
（第２のインバータ）、32（第１のインバータ）から構
成されている。FF回路20はＰチャンネル型FET21（第11
のトランジスタ）、22（第12のトランジスタ）、23（第
２のトランジスタ）、24（第１のトランジスタ）及びＮ
チャンネル型FET25（第３のトランジスタ）、26（第４
のトランジスタ）を有しており、第１の電位である電源
電位Vcc（第１電源）には並列接続されたＰチャネル型F
ET21,23のソースが共通接続され、これらのドレインは
出力ノードN1に共通接続されている。さらにこの第１の
出力ノードN1にはＮチャネル型FET25のドレインが接続
され、このＮチャネル型FET25のソースは第１のノードN
3に接続されている。これらと同様にＰチャネル型FET2
2,24が電源電位Vccと第２の出力ノードN2との間に並列
接続されており、Ｎチャネル型FET26が第２の出力ノー
ドと第２のノードN4との間に接続されている。さらにＰ
チャネル型FET23とＮチャネル型FET25とのゲートは第２
の出力ノードN2に共通に接続され、Ｐチャネル型FET24
とＮチャネル型FET26とのゲートは第１の出力ノードN1
に共通に接続されている。Ｐチャネル型FET21,22のゲー
トには活性化信号φが共通に与えられる。第1,第２のノ
ードN3,N4にはＮチャネル型FET27,28のドレインがそれ
ぞれ接続され、これらFET27,28のゲートには活性化信号
φが与えられる。また、Ｎチャネル型FET27,28のソース
にはＮチャネル型FET29,30のドレインがそれぞれ接続さ
れ、これらFETのソースは第２の電位である接地電位Vss
（第２電源）に接続されている。第1,第２のノードN3,N
4には、さらにＮチャネル型FET33,34のドレインがそれ
ぞれ接続されており、これらFET33,34のソースは電源電
位Vssに接続されている。さらに、これらFET33,34のゲ
ートにはインバータ32,31の出力が接続されている。イ
ンバータ32,31の入力はそれぞれ第1,第２の出力ノードN
1,N2に接続されている。出力ノードN1,N2には出力信号
A,が出力される。またＮチャネル型FET29,30のゲート
には、入力信号Ain，Vrがそれぞれ与えられる。なお、
インバータ31とFET34及びインバータ32とFET33とで電位
設定手段を構成する。FIG. 1 is a circuit diagram of a dynamic operation type differential amplifier circuit according to a first embodiment of the present invention. The differential amplifier circuit has a first input signal A in (for example, 2.4 V or 0.8 V) and a second input signal V in response to the “H” level of the activation signal φ.
r (e.g., 1.5 V) and detects the potential difference between the first input signal A in and the second input signal and outputs a complementary constant output signal (e.g., 5 V and 0 V). Circuit. The differential amplifier circuit includes a flip-flop circuit 20 (hereinafter referred to as an FF circuit), N-channel transistors 27 to 30 (fifth to eighth transistors), 33 (ninth transistor), 34 (tenth transistor), and an inverter. 3 "
(Second inverter) and 32 (first inverter). The FF circuit 20 is a P-channel type FET 21 (11th
, 22 (twelfth transistor), 23 (second transistor), 24 (first transistor) and N
Channel FET 25 (third transistor), 26 (fourth transistor)
And a P-channel type F connected in parallel to a power supply potential Vcc (first power supply) as a first potential.
The sources of the ETs 21 and 23 are commonly connected, and their drains are commonly connected to the output node N1. Further, the drain of an N-channel FET 25 is connected to the first output node N1, and the source of the N-channel FET 25 is connected to the first node N1.
Connected to 3. P-channel type FET2
2, 24 are connected in parallel between the power supply potential Vcc and the second output node N2, and the N-channel FET 26 is connected between the second output node and the second node N4. Further P
The gates of the channel type FET 23 and the N-channel type FET 25 are the second
Of the P-channel FET 24
And the gate of the N-channel FET 26 are connected to the first output node N1.
Are connected in common. An activation signal φ is commonly applied to the gates of P-channel type FETs 21 and 22. The drains of N-channel FETs 27 and 28 are connected to the first and second nodes N3 and N4, respectively, and the gates of these FETs 27 and 28 receive an activation signal φ. The sources of the N-channel FETs 27 and 28 are connected to the drains of N-channel FETs 29 and 30, respectively. The sources of these FETs are connected to the ground potential Vss which is the second potential.
(Second power supply). First and second nodes N3, N
The 4 are further connected the drain of the N-channel type FET33,34 each source of FET33,34 is connected to the power supply potential V ss. Further, the outputs of the inverters 32 and 31 are connected to the gates of the FETs 33 and 34, respectively. The inputs of the inverters 32 and 31 are the first and second output nodes N, respectively.
1, Connected to N2. Output nodes N1 and N2 output signals
A, is output. Further to the gate of the N-channel type FET29,30, the input signal A in, V r is applied, respectively. In addition,
The potential setting means is composed of the inverter 31 and the FET 34 and the inverter 32 and the FET 33.
次に、この第１の実施例の差動増幅回路の動作を第４
図の動作波形図を参照しつつ説明する。Next, the operation of the differential amplifier circuit of the first embodiment will be described in the fourth.
The operation will be described with reference to the operation waveform diagram in FIG.
活性化信号φは当初“L"レベル（＝Vssレベル）であ
るため、FET21,22はオン状態である。このため、出力信
号A,はFET21,22を介して電源電位Vccにプリチャージ
されている。Since the activation signal φ is initially at the “L” level (= V ss level), the FETs 21 and 22 are on. Therefore, the output signal A, are precharged to the power source potential V cc through the FETs 21 and 22.
活性化信号φが“H"レベル（＝Vccレベル）になる
と、FET27,28がオンし、FET25,27,29を通して出力信号
が放電すると共に、FET26,28,30を通して出力信号Ａ
が放電する。ここで、例えば入力信号Ainが0.8V、入力
信号Vrが1.5Vであると、FET29,30のうち、入力信号Vrを
ゲート入力とするFET30のコンダクタンスの方が、入力
信号Ainをゲート入力するとFET29のコンダクタンスより
大きい。そのため、出力信号Ａの方がよりも速く放電
し、出力信号Ａの電位がの電位より低くなる。出力信
号A,に電位差ができると、FET25,26にもコンダクタン
スの差が生じる。さらに出力信号Ａの電位がVcc−｜Vtp
｜より低くなると、FET23がオンし、そのFET23を通して
出力信号を電源電位Vcc側に充電しはじめ、出力信号
A,の電位差がさらに大きくなる。When the activation signal φ becomes “H” level (= Vcc level), the FETs 27 and 28 are turned on, the output signal is discharged through the FETs 25, 27 and 29, and the output signal A is output through the FETs 26, 28 and 30.
Discharges. Here, for example, when the input signal A in is 0.8 V and the input signal V r is 1.5 V, the conductance of the FET 30 having the input signal V r as a gate input of the FETs 29 and 30 is smaller than that of the input signal A in . When the gate is input, it is larger than the conductance of FET29. Therefore, the output signal A discharges faster than the output signal A, and the potential of the output signal A becomes lower than the potential of the output signal A. When a potential difference occurs in the output signal A, a difference in conductance also occurs in the FETs 25 and 26. Furthermore the potential of the output signal A is V cc - | V tp
When it becomes lower than |, FET23 is turned on, and the output signal starts to be charged to the power supply potential Vcc side through the FET23.
A, the potential difference becomes larger.
出力信号Ａの電位が下がり、それがインバータ31の閾
値電圧以下になると、そのインバータ31の出力側ノード
N5が“H"レベルとなり、FET34がオンし、FET26,34を介
して出力信号Ａを接地電位Vssレベルにクランプする。
また、出力信号Ａの電位降下により、FET23がオンし、
そのFET23を通して出力信号を電源電位Vccレベルにク
ランプする。この時、インバータ32の出力側ノードN6が
“L"レベルであるため、FET33はオンしない。出力信号
A,のクランプ後は、入力信号Ain，Vrの電位変化に関
係なく、出力信号A,が電位Vss，Vccレベルに保持され
る。When the potential of the output signal A decreases and falls below the threshold voltage of the inverter 31, the output node of the inverter 31
N5 becomes "H" level, the FET 34 is turned on, and the output signal A is clamped to the level of the ground potential V ss via the FETs 26 and 34.
Further, the FET 23 is turned on by the potential drop of the output signal A,
The output signal is clamped to the power supply potential Vcc level through the FET 23. At this time, since the output node N6 of the inverter 32 is at the “L” level, the FET 33 is not turned on. Output signal
After the clamping of A, the output signal A, is held at the potential V ss , V cc level irrespective of the potential change of the input signals A in , V r .
その後、活性化信号φが“L"になると、初期状態に戻
る。そして、例えば入力信号Ainとして2.4V（＞Vr）が
入力されると、前記とほぼ同様にして出力信号Ａが“H"
レベル（＝Vccレベル）、出力信号が“L"レベル（＝V
ssレベル）となる。Thereafter, when the activation signal φ becomes “L”, the state returns to the initial state. Then, for example, when 2.4 V (> V r ) is input as the input signal A in , the output signal A becomes “H” in substantially the same manner as described above.
Level (= Vcc level), output signal is “L” level (= Vcc level)
ss level).
なお、インバータ31,32の閾値電圧は第１の電位
（Vcc）と第２の電位のほぼ中間ぐらいの値とするのが
望ましい。もし、インバータ31,32の閾値電圧が第１の
電位（Vcc）近傍だと誤動作により出力信号をクランプ
してしまう可能性が高く、また、この閾値電圧が第２の
電位（Vss）近傍だと出力信号をクランプするのに時間
がかかってしまうからである。The threshold voltages of the inverters 31 and 32 are desirably set to a value approximately at the middle between the first potential ( Vcc ) and the second potential. If the threshold voltages of the inverters 31 and 32 are near the first potential (V cc ), there is a high possibility that the output signal will be clamped due to malfunction, and this threshold voltage will be close to the second potential (V ss ). This is because it takes time to clamp the output signal.
この第１の実施例では次のような利点を有している。 The first embodiment has the following advantages.
インバータ31,32で生成する出力信号A,の反転信号
でラッチ制御を行なうため、外部からのラッチ信号が不
要となり、活性化信号φのみで動作する。このため、活
性化信号φが“H"レベルになってから一定時間後に“H"
レベルとなる制御信号のタイミング制御が不要となり、
誤動作がなくなると共に動作速度の速い差動増幅が可能
となる。Since latch control is performed with an inverted signal of the output signal A generated by the inverters 31 and 32, an external latch signal is not required, and the operation is performed only by the activation signal φ. Therefore, after a certain period of time from when the activation signal φ becomes “H” level,
There is no need to control the level of the control signal,
This eliminates erroneous operations and enables differential amplification with a high operation speed.
次に、第５図及び第６図を参照しつつこの発明の第２
の実施例を説明する。第５図はこの発明の第２の実施例
を示す差動増幅回路の回路図であり、第１図と同一要素
には同一符号を付してその説明を省略する。この差動増
幅回路では、第１の実施例において、第２の電位である
接地電位Vssに代えて逆相活性化信号を用いると共
に、FET27,28を省略した。さらに電位設定手段を構成す
るインバータ31,32及びFET33,34のうち、FET33,34に代
えてFET29,30にそれぞれ並列に接続されたＮチャネル型
FET43,44を設けている。Next, referring to FIG. 5 and FIG.
An example will be described. FIG. 5 is a circuit diagram of a differential amplifier circuit according to a second embodiment of the present invention. The same elements as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. In this differential amplifier circuit, in the first embodiment, the use of reversed-phase activation signal in place of the ground potential V ss is a second potential, was omitted FET27,28. Further, of the inverters 31 and 32 and the FETs 33 and 34 constituting the potential setting means, an N-channel type connected in parallel to the FETs 29 and 30 instead of the FETs 33 and 34, respectively.
FET43,44 are provided.
この第２の実施例の回路の動作を第６図の動作波形図
を参照しつつ説明する。The operation of the circuit of the second embodiment will be described with reference to the operation waveform diagram of FIG.
活性化信号φが“L"から“H"レベルになると、逆相活
性化信号が“H"から“L"レベルとなり、FET26,30を通
して出力信号Ａが放電すると共にFET25,29を通して出力
信号が放電する。ここで、第１の実施例と同様に入力
信号Ainが0.8V,入力信号Vrが1.5Vだとすると、FET30の
コンダクタンスがFET29のコンダクタンスより大きいた
め、出力信号Ａの方がよりも速く放電し、出力信号Ａ
の電位がの電位より低くなる。出力信号A,に電位差
が出来るとFET25,26にもコンダクタンスの差が生じ出力
信号A,の放電速度の差はますます大きくなる。さらに
出力信号Ａの電位がVcc−｜Vtp｜より低くなるとFET23
がオンし、出力信号が充電されはじめるため、出力信
号A,の電位差はさらに大きくなる。出力信号Ａの電位
が下がりインバータ31の閾値電圧以下になるとインバー
タ31によりその出力が“H"レベルとなりFET44がオンす
る。従って出力信号Ａが“L"レベルにクランプされ、出
力信号は電源電位Vccにクランプされる。When the activation signal φ changes from “L” to “H” level, the reverse-phase activation signal changes from “H” to “L” level, the output signal A is discharged through the FETs 26 and 30, and the output signal is changed through the FETs 25 and 29. Discharge. Here, assuming that the input signal A in is 0.8 V and the input signal V r is 1.5 V as in the first embodiment, the output signal A discharges faster than the FET 30 because the conductance of the FET 30 is larger than the conductance of the FET 29. , Output signal A
Becomes lower than the potential. If a potential difference occurs in the output signal A, a difference in conductance will occur in the FETs 25 and 26, and the difference in the discharge rate of the output signal A will increase. Furthermore, the output signal A of the potential V cc - | V tp | than lower the FET23
Is turned on and the output signal starts to be charged, so that the potential difference of the output signal A, is further increased. When the potential of the output signal A falls and becomes equal to or lower than the threshold voltage of the inverter 31, the output of the inverter 31 becomes "H" level and the FET 44 is turned on. Therefore, the output signal A is clamped to the "L" level, and the output signal is clamped to the power supply potential Vcc .
上述した第２の実施例では活性化信号φと逆相活性化
信号の２本の制御信号が必要だが、逆相関係のタイミ
ング制御は容易に形成することが可能なため、（たとえ
ばインバータ一段で出来る）第１の実施例とほぼ同様の
降下が期待できる。また、第１の実施例に比べ、第２の
実施例ではFETが２つ少ないという利点がある。In the above-described second embodiment, two control signals of the activation signal φ and the negative-phase activation signal are required. However, since the timing control of the negative-phase relation can be easily formed, for example, It can be expected that the descent is almost the same as in the first embodiment. Further, the second embodiment has an advantage that the number of FETs is two less than that of the first embodiment.
産業上の利用可能性 以上詳細に説明したように、本発明によれば、出力信
号が一定電位以下になるとラッチ制御を行うようにした
ので、外部からのラッチ信号が不要となり、活性化−ラ
ッチ間の細かいタイミング制御が不要となる。そのた
め、制御が簡単で、誤動作がなく、動作速度の速い安定
した差動増幅が可能となる。INDUSTRIAL APPLICABILITY As described in detail above, according to the present invention, the latch control is performed when the output signal becomes equal to or lower than a certain potential. Fine timing control between them becomes unnecessary. Therefore, stable differential amplification with a simple operation, no malfunction, and a high operation speed is possible.
Claims (1)
ノードと、第４のノードと、 前記第１のノードに接続される第１の制御電極を有し、
前記第２のノードと第１の電位を有する第１電源との間
に接続される第１のトランジスタと、 前記第２のノードに接続される第２の制御電極を有し、
前記第１電源と前記第１のノードとの間に接続される第
２のトランジスタと、 前記第２のノードに接続される第３の制御電極を有し、
前記第１のノードと前記第３のノードとの間に接続され
る第３のトランジスタと、 前記第１のノードに接続される第４の制御電極を有し、
前記第２のノードと前記第４のノードとの間に接続され
る第４のトランジスタと、 第１または第２の論理レベルを有する活性化信号が与え
られる第５の制御電極を有し、ソース電極またはドレイ
ン電極の一方の電極が前記第３のノードに接続された第
５のトランジスタと、 第１の入力電位を有する第１の入力信号が与えられる第
６の制御電極を有し、前記第１の電位より低い第２の電
位を有する第２電源と前記第５のトランジスタのソース
電極またはドレイン電極の他方の電極との間に接続され
る第６のトランジスタを備えた第１電位決定回路と、 前記活性化信号が与えられる第７の制御電極を有し、ソ
ース電極またはドレイン電極の一方の電極が前記第４の
ノードに接続された第７のトランジスタと、 前記第１の入力電位とは異なる第２の入力電位を有する
第２の入力信号が与えられる第８の制御電極を有し、前
記第２の電源と前記第７のトランジスタのソース電極ま
たはドレイン電極の他方の電極との間に接続される第８
のトランジスタを備えた第２電位決定回路と、 第９の制御電極を有し、前記第２電源と前記第３のノー
ドとの間に接続される第９のトランジスタと、 入力が前記第１のノードに接続され、出力が前記第９の
制御電極に接続される第１のインバータを備えた第１の
電位検出回路であって、前記第１のノードの電位が前記
第１の電位と前記第２の電位との間の所定電位より小さ
くなった時、前記第９のトランジスタを導通状態にする
前記第１の電位検出回路と、 第10の制御電極を有し、前記第２の電源と前記第４のノ
ードとの間に接続される第10のトランジスタと、 入力が前記第２のノードに接続され、出力が前記第10の
制御電極に接続される第２のインバータを備えた第２の
電位検出回路であって、前記第２のノードの電位が所定
電位より小さくなった時、前記第10のトランジスタを導
通状態にする前記第２の電位検出回路と、 前記活性化信号が与えられる第11の制御電極を有し、前
記第１電源と前記第１のノードとの間に接続される第11
のトランジスタと、 前記活性化信号が与えられる第12の制御電極を有し、前
記第１電源と前記第２のノードとの間に接続される第12
のトランジスタとを備え、 前記活性化信号が前記第１の論理レベルの場合、前記第
11及び第12のトランジスタが導通状態、前記第５及び第
７のトランジスタが実質的に非導通状態になり、前記第
１及び第２のノードの電位が実質的に前記第１の電位に
なり、 前記活性化信号が前記第１の論理レベルから前記第２の
論理レベルに変化し、前記第11及び第12のトランジスタ
が実質的に非導通状態、前記第５及び第７のトランジス
タが導通状態になり、前記第１及び第２の入力信号が前
記第６及び第８の制御電極に与えられた場合、前記第１
及び第２のノードの電位が、前記第１及び第２の入力電
位の差に基づいてそれぞれ前記第１の電位から前記所定
電位に向かって放電し始め、前記第１または第２のノー
ドの一方のノード電位が前記所定電位に到達すると、該
一方のノードに接続される前記第１または第２の電位検
出回路が前記第９または第10のトランジスタを導通状態
にせしめることにより、該一方のノードの電位が実質的
に前記第２の電位に設定されると共に、該一方のノード
に接続される制御電極を有する前記第１または第２のト
ランジスタが導通状態になり他方のノードの電位が実質
的に前記第１の電位に設定されることを特徴とする差動
増幅回路。A first control electrode connected to the first node; a first node; a second node; a third node; a fourth node; and a first control electrode connected to the first node.
A first transistor connected between the second node and a first power supply having a first potential, and a second control electrode connected to the second node;
A second transistor connected between the first power supply and the first node, and a third control electrode connected to the second node;
A third transistor connected between the first node and the third node, and a fourth control electrode connected to the first node;
A fourth transistor connected between the second node and the fourth node, a fifth control electrode supplied with an activation signal having a first or second logic level, and a source A fifth transistor having one of an electrode and a drain electrode connected to the third node; and a sixth control electrode supplied with a first input signal having a first input potential. A first potential determination circuit including a sixth transistor connected between a second power supply having a second potential lower than the first potential and the other of the source electrode and the drain electrode of the fifth transistor; A seventh transistor having a seventh control electrode to which the activation signal is applied, and one of a source electrode and a drain electrode connected to the fourth node; and the first input potential Different second An eighth control electrode to which a second input signal having an input potential of is supplied, and is connected between the second power supply and the other of a source electrode and a drain electrode of the seventh transistor. 8th
A second potential determination circuit having a transistor of the first type; a ninth transistor having a ninth control electrode, connected between the second power supply and the third node; A first potential detection circuit including a first inverter connected to a node and having an output connected to the ninth control electrode, wherein the potential of the first node is equal to the first potential and the first potential; A first potential detection circuit for turning on the ninth transistor when the potential becomes lower than a predetermined potential between the second power supply and the second power supply; A tenth transistor connected between the fourth node and a second inverter having a second inverter having an input connected to the second node and an output connected to the tenth control electrode; A potential detection circuit, wherein a potential of the second node is lower than a predetermined potential. A second potential detection circuit that turns on the tenth transistor when the power supply becomes low; and an eleventh control electrode to which the activation signal is supplied. The first power supply and the first node Eleventh connected between
And a twelfth control electrode to which the activation signal is supplied, and a twelfth control electrode connected between the first power supply and the second node.
Wherein the activation signal is at the first logic level,
The eleventh and twelfth transistors are conductive, the fifth and seventh transistors are substantially non-conductive, the potentials of the first and second nodes are substantially the first potential, The activation signal changes from the first logic level to the second logic level, the eleventh and twelfth transistors become substantially non-conductive, and the fifth and seventh transistors become conductive. And when the first and second input signals are applied to the sixth and eighth control electrodes,
And a potential of a second node starts discharging from the first potential toward the predetermined potential based on a difference between the first and second input potentials, and one of the first and second nodes is discharged. When the node potential of the first node reaches the predetermined potential, the first or second potential detection circuit connected to the one node causes the ninth or tenth transistor to be in a conductive state, whereby the one node is turned off. Is substantially set to the second potential, and the first or second transistor having a control electrode connected to the one node is turned on, and the potential of the other node is substantially set. A differential amplifier circuit set to the first potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1510425A JP2820300B2 (en) | 1988-10-11 | 1989-10-06 | Differential amplifier circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25554288 | 1988-10-11 | ||
| JP63-255542 | 1988-10-11 | ||
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Publications (1)
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|---|---|
| JP2820300B2 true JP2820300B2 (en) | 1998-11-05 |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107594A (en) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | Sense amplifier circuit |
| JPS63197089A (en) * | 1987-02-12 | 1988-08-15 | Hitachi Ltd | Semiconductor memory device |
-
1989
- 1989-10-06 JP JP1510425A patent/JP2820300B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61107594A (en) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | Sense amplifier circuit |
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