JPS6028318A - Digital filter - Google Patents
Digital filterInfo
- Publication number
- JPS6028318A JPS6028318A JP13703383A JP13703383A JPS6028318A JP S6028318 A JPS6028318 A JP S6028318A JP 13703383 A JP13703383 A JP 13703383A JP 13703383 A JP13703383 A JP 13703383A JP S6028318 A JPS6028318 A JP S6028318A
- Authority
- JP
- Japan
- Prior art keywords
- value
- output
- controller
- filter
- multiplication coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0294—Variable filters; Programmable filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
Abstract
Description
【発明の詳細な説明】 本発明はディジクルフィルターに関する。[Detailed description of the invention] The present invention relates to a dicicle filter.
従来のディジタルフィルタには、その乗算器で用いられ
る乗算係数を逐次更新する型のものがあり、乗算係数の
変化時点近傍においてディジタルフィルタ全体の出力（
演算結果）が比較的小さな値になっていても、単位遅延
素子の出力値そのものがそれほど小さくないため、内部
演算が乗算係数の変化に追従できず、ひいてはディジタ
ルフィルタ全体の出力が一時不安定化するという問題が
あった。そこでディジタルフィルタの出力を安定化させ
るため
（１）乗算係数を本来の更新周期より短い時間間隔で線
型補間して更新することによって乗算係数の変化量を少
なくするとか、
伐） あらかじめ余分なフィルタを設け、このフィルタ
に一部のフィルタの内容を逐次移してゆく
ことが考えられる。しかしながら、前記（１）は乗算係
数の急激な変化が必要とされる場合には適用できない。Some conventional digital filters sequentially update the multiplication coefficients used in their multipliers, and the output of the entire digital filter (
Even if the calculation result) is a relatively small value, the output value of the unit delay element itself is not that small, so the internal calculation cannot follow the change in the multiplication coefficient, and the output of the entire digital filter becomes temporarily unstable. There was a problem. Therefore, in order to stabilize the output of the digital filter, (1) update the multiplication coefficient by linear interpolation at a time interval shorter than the original update cycle to reduce the amount of change in the multiplication coefficient, or remove the extra filter in advance. It is conceivable that the contents of some filters be sequentially transferred to this filter. However, the above (1) cannot be applied when a sudden change in the multiplication coefficient is required.
一方、前記（２）は余分なフィルタを設けることによっ
てハードウェアおよび制御方法の増大および複雑化をも
たらすという欠点がある。On the other hand, (2) has the disadvantage that the provision of an extra filter increases and complicates the hardware and control method.
本発明の目的はディジタルフィルタの乗算係数更新時に
単位遅延素子の内容をディジタルフィルター外から変更
してディジタルフィルターの内部演算の安定化を計るこ
とによりディジタルフィルター全体の出力を安定化させ
た簡単な構成のディジメルフイルターを提供することに
ある。The purpose of the present invention is to provide a simple configuration in which the output of the entire digital filter is stabilized by changing the contents of the unit delay element from outside the digital filter when updating the multiplication coefficient of the digital filter, thereby stabilizing the internal calculations of the digital filter. Our goal is to provide Digimel filters.
本発明のディジタルフィルタは、入力値に対して、加算
器２乗算器、単位遅延素子によって所定の演算を行ない
出力値とする演算部と、前記出力値があらかじめ定めら
れた範囲内であることを検出する手段、前記乗算器で用
いる乗算係数を更新する手段、前記乗算係数の変更時に
前記検出手段の出力に応じて前記単位遅延素子の内容全
所定値に変更する手段を有する制御部とを具備すること
を特徴とする。The digital filter of the present invention includes an arithmetic unit that performs predetermined arithmetic operations on an input value using an adder, two multipliers, and a unit delay element to obtain an output value; a control section having a means for detecting, a means for updating a multiplication coefficient used in the multiplier, and a means for changing all the contents of the unit delay element to a predetermined value according to the output of the detection means when the multiplication coefficient is changed. It is characterized by
本発明によれば乗算係数の変化時においてディジタルフ
ィルター全体の出力値が比較的小さいにもかかわらず単
位遅延素子内の値が大きいために内部演算結果が大きく
なりディジタルフィルター全体を不安定化させるという
ことを減少させ、乗算係数のどのような変化に対しても
安定なディジタルフィルターを得ることが可能である。According to the present invention, when the multiplication coefficient changes, even though the output value of the digital filter as a whole is relatively small, the value in the unit delay element is large, so the internal calculation result becomes large, which destabilizes the entire digital filter. It is possible to obtain a digital filter that is stable against any change in the multiplication coefficient.
以下、本発明の第一の実施例を第１図を用いて説明する
。本実施例はディジタルフィルタ演算部１およびディジ
タルフィルタ制御部２より構成される。ディジタルフィ
ルタ演算部１は加算器３゜乗算器４，５．単位遅延素子
６，７より成る。制御部２は制御部全体の制御を行なう
主制御器８゜乗算器４，５の乗算係数の変更を行う乗算
器制御器９．単位遅延素子６，７の内容の変更を行なう
単位遅延素子制御器１０．ディジタルフィルターの出力
値の検出を行なうディジタルフィルター出力検出器１１
を有する。A first embodiment of the present invention will be described below with reference to FIG. This embodiment is composed of a digital filter calculation section 1 and a digital filter control section 2. The digital filter calculation unit 1 includes an adder 3, multipliers 4, 5 . It consists of unit delay elements 6 and 7. The control unit 2 includes a main controller 8 which controls the entire control unit, and a multiplier controller 9 which changes the multiplication coefficients of the multipliers 4 and 5. A unit delay element controller 10 that changes the contents of the unit delay elements 6 and 7. Digital filter output detector 11 that detects the output value of the digital filter
has.
この回路の動作を説明する。加算器３はディジタルフィ
ルタ演算部１への入力値に、乗算器４゜５の演算結果を
加算して出力値とする。捷た、この値は単位遅延素子６
およびディジタルフィルター出力検出器１１へ入力され
る。遅延素子６によって単位遅延が行なわれた値は乗算
器４と単位遅延素子７へ入力される。遅延素子７によっ
て単位遅延が行なわれた値は乗算器５へ入力される。乗
算器４，５では乗算器制御器９によって定められた乗算
係数により乗算を行ない、その演算結果は加算器３へ入
力される。主制御器８へ外部制御信号１２が送られると
、主制御器８はその制御信号に従い内部制御信号１３に
よって制御器９へ乗算係数の変更を指令すると同時に内
部制御信号１４によって出力検出器１１へ出力値の検出
を指令する。制御器９は主制御器８の指令に従い乗算器
制御信号１６．１７によって乗算器４，５の乗算係数の
変更を行なう。一方、検出器１１は出力値の絶対値が所
定の範囲内にある時（例えば出力値をＸ、Ｌきい値をＴ
ｌとするとｌ Ｘ ｌ ＜ Ｔ ｔの時）、き込み読み
出し可能な記憶素子として、これをクリアーするか、あ
らかじめ定められた値に変更）を指令する。制御器１０
はその指令に従って単位遅延素子制御信号１８．１９に
よって遅延素子６゜７の内容の変更を行なう。The operation of this circuit will be explained. The adder 3 adds the calculation result of the multiplier 4.degree. 5 to the input value to the digital filter calculation section 1 to obtain an output value. This value is the unit delay element 6
and is input to the digital filter output detector 11. The value subjected to unit delay by delay element 6 is input to multiplier 4 and unit delay element 7. The value subjected to unit delay by delay element 7 is input to multiplier 5 . Multipliers 4 and 5 perform multiplication using a multiplication coefficient determined by multiplier controller 9, and the result of the calculation is input to adder 3. When the external control signal 12 is sent to the main controller 8, the main controller 8 instructs the controller 9 to change the multiplication coefficient using the internal control signal 13 according to the control signal, and at the same time sends the output detector 11 to the output detector 11 using the internal control signal 14. Commands output value detection. The controller 9 changes the multiplication coefficients of the multipliers 4 and 5 using multiplier control signals 16 and 17 in accordance with instructions from the main controller 8. On the other hand, when the absolute value of the output value is within a predetermined range (for example, the output value is X, the L threshold is T
When 1 (X 1 < T t), the memory element is cleared or changed to a predetermined value (as a readable memory element). Controller 10
In accordance with the command, the contents of the delay elements 6.7 are changed by unit delay element control signals 18 and 19.
この実施例では、ディジタルフィルターの出力値が所定
の範囲内に存在する時に更新前の乗算器によってもたら
された単位遅延素子の内容に影響されることなく、新し
い乗算係数によってディジタルフィルターの駆動が行な
われ、出力が安定なフィルターが実現される。In this embodiment, when the output value of the digital filter is within a predetermined range, the digital filter is driven by the new multiplication coefficient without being affected by the contents of the unit delay element provided by the multiplier before updating. As a result, a filter with stable output is realized.
次に第二の実施例を第２図を用いて÷都≠説明する。本
実施例は多段の縦続なディジタルフィルタ演算部を扱っ
たものであり、縦続されたＮ段のディジタルフィルタ演
算部５１−１ 、５１−２１−一−−。Next, a second embodiment will be explained with reference to FIG. This embodiment deals with multi-stage cascaded digital filter calculation sections, including N stages of cascaded digital filter calculation sections 51-1, 51-21-1.
５１−Ｎ、ディジタルフィルタ制御部５２．制御信号線
５３−１．５３−２．−−−−．５３−Ｎを有する。各
々のディジタルフィルタ演ｍ部５ｔ−ｘ 、５１−２゜
−−−−、５１−Ｎは第一の実施例における１段のディ
ジタルフィルタ演算部１と同一の演算部であり、制御信
号５３−１．５３−２．−−−−．５３−Ｎの各々は第
一の実施例における制御信号１６．１７，１８゜１９と
同一の働きを行なうものとする。51-N, digital filter control section 52. Control signal line 53-1.53-2. -----． 53-N. Each of the digital filter calculation units 5t-x, 51-2°---, 51-N is the same calculation unit as the one-stage digital filter calculation unit 1 in the first embodiment, and the control signal 53- 1.53-2. -----． It is assumed that each of the control signals 53-N performs the same function as the control signals 16, 17, 18, and 19 in the first embodiment.
この回路の動作を説明する。ディジタルフィルタ演算部
５１−１．５１−２、−−−−．５１−Ｎは与えられた
入力値に対し所定の演算を行ない、その演算結果を出力
値とする。外部制御信号５５が制御部５２へ与えられる
と、制御部５２は制御信号５３−１．５３−２．−−−
−．５３−Ｎによって演算部５１−１．５１−２．−−
−−．５１−Ｎの乗算係数を変更する。同時に制御部５
２はディジタルフィルター全体の出力値を検出して、そ
の絶対値が所定の範囲内にある時（例えば出力値をＹ、
Ｌきい値をＴ２とするとＩＹＩ＜Ｔ２の時）、制御信号
５３−１゜５３−２ 、−−−− 、５３−Ｎによって
演算部５１−１゜５１−２、−一−−，５１−Ｎの単位
遅延素子の内容をクリアーするか、あらかじめ定められ
た値に変更する。The operation of this circuit will be explained. Digital filter calculation unit 51-1.51-2, ----. 51-N performs a predetermined calculation on the given input value and uses the calculation result as an output value. When the external control signal 55 is given to the control unit 52, the control unit 52 outputs the control signals 53-1, 53-2, . ---
−． 53-N, the calculation units 51-1, 51-2. ---
---. Change the multiplication coefficient of 51-N. At the same time, the control unit 5
2 detects the output value of the entire digital filter, and when the absolute value is within a predetermined range (for example, the output value is Y,
When the L threshold is T2, when IYI<T2), the control signals 53-1゜53-2, ----, 53-N are used to calculate the calculation unit 51-1゜51-2, -1--, 51-. Clear the contents of the N unit delay elements or change them to predetermined values.
以上説明したように第二の実施例では、多段構成された
ディジタルフィルタ演算部の最終段の出力値は小さいが
少なくとも一部のディジタルフィルタ演算部の出力がし
きい値Ｔ２よりも大きくなっている時に、その演算部内
の単位遅延素子の内容を変更することにより内部演算結
果を安定化させ、ディジタルフィルター全体の出力の安
定化が実現される。またディジタルフィルタ演算部の段
数の増加に対してのハードウェアの増加は制御部におけ
る制御信号線の増加程度におさえ゛られ、ノ・−ドウヱ
アおよび制御方法の増大かつ複雑化を招くということは
ない。なお以上実施例については１段および縦続多段の
演算部を有するディジ〉ルフィルタについて説明したが
、並列多段の演算部を有するディジタルフィルタについ
ても同様の効果が得られることはあきらかである。As explained above, in the second embodiment, the output value of the final stage of the multi-stage digital filter calculation section is small, but the output of at least some of the digital filter calculation sections is larger than the threshold value T2. Sometimes, by changing the contents of the unit delay elements within the arithmetic unit, the internal arithmetic results are stabilized, and the output of the entire digital filter is stabilized. In addition, the increase in hardware due to the increase in the number of stages in the digital filter calculation section is kept to the same level as the increase in the number of control signal lines in the control section, and no increase or complexity in the hardware or control method will be caused. . In the above embodiments, digital filters having one-stage and cascaded multi-stage arithmetic units have been described, but it is obvious that similar effects can be obtained with digital filters having parallel multi-stage arithmetic units.
第１図は本発明の第一の実施例を示すブロック図である
。第２図は本発明の第二の実施例を示すブロック図であ
る。
１・・・−・・ディジタルフィルタ演算部、２・・・・
−・ディジタルフィルタ制御部、３・・・・・・加算器
、４，５・・・・・・乗算器、６．７・・・・・・単位
遅延素子、８・−・・・・主制御器、９・・・・・・乗
算器制御器、１０・・・・・・単位遅延素子制御器、１
１・・・・・・ディジタルフィルタ出力検出器、１２・
・・・−・外部制御信号、１３，１４，１５°°゛・・
・内部制御信号、１６．１７・・・・・・乗算器制御信
号、１８．１９・・・・・・単位遅延素子制御信号、５
１−１゜ｓ １ ２１−−−−９ ｓ ｉ Ｎ・・・・
・・ディジタルフィルタ演算部、５２・・・・−・ディ
ジタルフィルタ制御部、５３−１ 、５３−２ 、−−
−− 、５３−Ｎ・・・・・・制御信号、５５・・・・
・−外部制御信号。
７１FIG. 1 is a block diagram showing a first embodiment of the present invention. FIG. 2 is a block diagram showing a second embodiment of the present invention. 1...--Digital filter calculation section, 2...
- Digital filter control section, 3... Adder, 4, 5... Multiplier, 6.7... Unit delay element, 8... Main Controller, 9... Multiplier controller, 10... Unit delay element controller, 1
1...Digital filter output detector, 12.
・・・−・External control signal, 13, 14, 15°°゛・・
- Internal control signal, 16.17... Multiplier control signal, 18.19... Unit delay element control signal, 5
1-1゜s 1 21-----9 s i N...
...Digital filter calculation section, 52...-Digital filter control section, 53-1, 53-2, --
--, 53-N...control signal, 55...
・−External control signal. 71
Claims (1)
て所定の演算を行ない出力値とする演算部と、前記出力
値があらかじめ定められた範囲内であることを検出する
手段、前記乗算器で用いる乗算係数を更新する手段、前
記乗算係数の変更時に前記検出手段の出力に応じて前記
単位遅延素子の内容を所定値に変更する手段を有する制
御部とを具備することを特徴とするディジタルフィルタ
。an arithmetic unit that performs a predetermined operation on an input value using an adder 1 multiplier and a unit delay element to obtain an output value; a means for detecting that the output value is within a predetermined range; and the multiplier. and a control section having means for changing the contents of the unit delay element to a predetermined value according to the output of the detection means when changing the multiplication coefficient. filter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13703383A JPS6028318A (en) | 1983-07-27 | 1983-07-27 | Digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13703383A JPS6028318A (en) | 1983-07-27 | 1983-07-27 | Digital filter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028318A true JPS6028318A (en) | 1985-02-13 |
Family
ID=15189274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13703383A Pending JPS6028318A (en) | 1983-07-27 | 1983-07-27 | Digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028318A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260971A (en) * | 1987-04-20 | 1988-10-27 | Hitachi Chem Co Ltd | Radiation-curable pressure-sensitive adhesive composition |
| JPH02110180A (en) * | 1988-10-18 | 1990-04-23 | Sekisui Chem Co Ltd | Manufacture of acrylic self-adhesive tape or sheet |
| JPH0384011A (en) * | 1989-08-29 | 1991-04-09 | Sekisui Chem Co Ltd | Production of photopolymerizable composition and adhesive mass |
-
1983
- 1983-07-27 JP JP13703383A patent/JPS6028318A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260971A (en) * | 1987-04-20 | 1988-10-27 | Hitachi Chem Co Ltd | Radiation-curable pressure-sensitive adhesive composition |
| JPH02110180A (en) * | 1988-10-18 | 1990-04-23 | Sekisui Chem Co Ltd | Manufacture of acrylic self-adhesive tape or sheet |
| JPH0384011A (en) * | 1989-08-29 | 1991-04-09 | Sekisui Chem Co Ltd | Production of photopolymerizable composition and adhesive mass |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kučera | Stability of discrete linear feedback systems | |
| CA2203506A1 (en) | Model predictive control apparatus and method | |
| US7304546B2 (en) | Control loop filter | |
| US5394189A (en) | Motion picture coder and system for controlling the same | |
| JPS6028318A (en) | Digital filter | |
| US4606009A (en) | Step responsive averaging filter | |
| Schaedel | A new method of direct PID controller design based on the principle of cascaded damping ratios | |
| JPS6076804A (en) | Digital transmitter | |
| US5928314A (en) | Digital filter having a substantially equal number of negative and positive weighting factors | |
| CN114448390A (en) | Biquad digital filter device and implementation method | |
| JPS5763985A (en) | Processing circuit of chroma signal | |
| US7660839B1 (en) | Digital filter having improved overload recovery characteristics | |
| JPH06181424A (en) | Digital filter system | |
| Wang et al. | Controller order reduction with guaranteed performance via coprime factorization | |
| RU2130636C1 (en) | Adaptive control device for objects with lag | |
| WO1991009371A1 (en) | Random access fir filtering | |
| JPH11168381A (en) | Control signal compensation method, compensation control system and analog/digital processing system | |
| Skripniks et al. | Impulse response approximation of digital finite impulse response filter with delay line units | |
| SU1187182A1 (en) | Differentiating device | |
| YAZ | A suboptimal terminal controller for linear discrete-time systems | |
| McCallig et al. | Recursive digital filters with low coefficient sensitivity | |
| Saudagar et al. | Reduced diophantine predictors for long range predictive controllers | |
| Brun-Picard et al. | About" learning by being told" applied to multivariable systems-stability, precision and rapidity of convergence | |
| RU2003162C1 (en) | Reference-model control system | |
| JP3297326B2 (en) | Digital filter device |