JPS6027420B2 - 直列周期冗長チエックの並列計算装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、コンピュータ・システムおよびコンピュータ
を使用する遠隔通信システムに関し、特に周期的な冗長
検査キャラクタを生成するためデータを操作しかつこの
生成された周期的な冗長検査キャラクタおよびデータが
変更されていない旨を確かめる事を表示するデータを使
用するための装置に関する。

多くの異なる誤りの検出形態がデータ取扱装置において
作られている。

この様な誤り検出装置は、いくつかの順序のあるビット
を消失則ち抹殺する可能性が伝送中のノイズのために比
較的大きなデータ処理システム内の特定の１つの装置か
ら他の装置への、又は１つのデータ処理システムから他
の処理システムヘデータが伝送される場合に、特に重要
性を有する。勿論、１ビットの変更ですら全メッセージ
の意味を変更する事になる。誤りの制御においてはいく
つかの方式や装置が使用されて来た。おそらく最も一般
的な誤りの検出方法はパリティの使用である。この方法
によれば、２進ワードの各ディジットを検査して、余分
のディジット則ちビット（２進数字）が加えられる。こ
のディジットは、予め定めた約束に従って「１」の状態
のデイジツトの総数を奇数又は偶数のいずれかに保持す
るのに必要な様に「零」又は「１」に選択される。別の
単一の誤り補正コードは、パリティで検査されたディジ
ツトは、その重みが全体のコードのどのデイジットが誤
りであるかを示す特定の位置に割当てられているハミン
グコードである。更に別の技法は和の検査法を用いる。
情報が公衆電話網又は他の同様な通信装置を用いるデー
タリンクを介して伝達される時、遭遇する誤りの種類は
これ迄考えて来たものとは異なるものである。

ディジツトは逐次伝送されるため、通信チャンネルから
のィンパルス状のノイズはこれも同様に隣接するディジ
ツト列に影響を及ぼす。１つの技法は、この様な誤りを
検出するための周期的な冗長検査キャラクタを用いる。

この技法においては、元の順序のキャラクタの有限の長
さがオペレータにより除算されて余りを生じ、実際の伝
送内容は余りを後に付けた元の順序である。レシーバ側
では、同様な除算により、トランスミッタにより送られ
た余りと比較するため局部的に生成された余りを形成す
る。選択された演算子により丁度割り切れぬ誤りのシー
ケンスの導入から差が生じる。この技法を編成する際、
別のハードウェアが送信側と受信側の両方で必要になる
。

このハードウェアは通常余分のシフトレジスタ、排他的
オア回路およびコンパレータの形態をとる。１つのコン
ピュータ・システムが他のコンピュータ・システムと連
絡するコンピュータ・ネットワークは非常な勢いで増加
いまじめており、又全てのコンピュータ・システムがこ
の余分のハードウェアを備えているわけでもないため、
この技法による伝送誤差の全体的な検査は、各々の現存
するコンピュータ・システムの現在存在するハードウェ
アがこの技法の編成に使用出来なければ実際的とは云え
ない。

現存するハードウェアの使用方法の１つは、データの操
作のためのプログラムを使用してキヤラクタを生成する
ソフトウェア法の提供である。

然しながら、この様な方式は、今日の通信システムの送
受信およびその応用の速度について行くためには遅すぎ
る。必要なものは、周期的な冗長検査キャラクタを生成
し使用する際の送受信の速度よりも大きいかあるいはこ
れに等しい速度で現存のコンピュータのハードウェアを
使用する制御装置および（又は）方法である。更に、こ
の様な制御装置および（又は）方法は、別のハードウェ
アを必要とせず、又どんなコンピュータ・システムに対
しても僅かの変更しか必要としないものであるべきであ
る。従って、本発明の主な目的は、コンピュータ・シス
テム用の改良された誤差制御システムの提供にある。

本発明の別の目的は、２つ以上のコンピュータ・システ
ムにより使用された通信チャンネル用の改良された誤差
制御システムの提供にある。

本発明の更に別の目的は、コンピュータ・システムにお
いて使用される改良されたコンピュータ用誤差制御シス
テムの提供にある。本発明の更に別の目的は、現存する
ネットワーク・システムのハードウェアを用いてコンピ
ュータ・ネットワーク・システム用の改良された誤差制
御システムの提供にある。

本発明の更に特定の目的は、従来技術の装置により生成
される周期的冗長検査キャラクタを生成使用するが、従
釆技術における如く余分なハードウェアを必要としない
改良された誤差制御システムの提供にある。

本発明の前述の目的および他の目的により、同じコンピ
ュータ・システム内の他の装置又は別のコンピュータ・
システムからのコンピュータ・システム内のどの装置に
より受取られたデータの精度も保証する方法および装置
が提供される。

コンピュータ・システムの現存するハードウェアは、１
単位のデータが送信される毎に１つの周期的な冗長検査
キャラクタを生成するために使用される。これは、コン
ピュータ・システムのスクラツチ・パッド・メモリー（
ＳＰＵ）と共に現存の演算論理装置（ＡＬＵ）およびア
キュムレータ（ＡＣ）を制御して周期的な冗長検査キヤ
ラクタを生成し使用するコンピュータ・システムの読出
し専用メモリー（ＲＯＭ）のマイクロプログラミングに
より行われる。この検査キャラクタは、１単位のデータ
の右側に連結され、これと関連する単位データに沿って
伝送される。その検査キャラクタと共に単位データを受
取る装置は、周期的冗長検査キャラクタの生成と同じ方
法でマイクロプログラムされたそれ自体のＳＰＭ、ＡＣ
およびＲＯＭを用いて検査キャラク夕の生成と同じ方法
でこれ等を操作する。もし受信したデータが送信したデ
ータと同じであれば、この操作の結果は零となる。本発
明は、従来技術の装置がコンピュータ・システムに付与
する如く周期的冗長検査キャラクタを生成してこれを使
用する同じ機能を行うが、殆んどの従来技術のコンピュ
ータ・システムにおいて既存のもの以外のコンピュータ
・システムに付加すべき何の余分なハードウェアも必要
としないため、本発明の理解のため、周期的冗長検査キ
ヤラクタの生成に特に使用される従釆技術のハードウェ
アについて詳細に論述する事は有益であるう。

更に、殆んどのコンピュータ・システムに存在する従来
技術のハードウェア、例えば演算論理装置（ＡＬＵ）、
アキュムレータおよびスクラッチパツドメモリー等で周
期的な冗長キャラクタを生成又は使用しないが、これ等
の素子が相互に協働して誤差制御のための周期的冗長検
査キャラクタを生成使用する様にＡＬＵ、アキュムレー
夕およびスクラッチパッドメモリーを制御するため制御
記憶装置又はＲＯＭをマイクロプログラミングする事に
より変更出来るものについて論述する事は望ましい事で
ある。従って、第１図においては従来技術のシフトレジ
スタ１０１，１０２および１０３が示されている。

シフトレジスタ１０３は、６つのビットｄｏ乃至広から
なるデータ単位を記憶しかっこれれをシフトする。（ど
んな数のビットもデータの１単位として使用出来る事を
理解すべきである。）シフトレジスタ１０１は３ビット
Ｃｏ乃至ｃ２からなるデータ単位の半分を記憶し、シフ
トレジスタ１０２は３ビットＣ３〜Ｃ５からなるデータ
単位の残りの半分を記憶する。シフトレジスタ１０１と
１０２の間には、この２つのシフトレジス夕を一緒に連
結する排他的ＯＲ回路１０４があり、シフトレジスター
０２と１０３の間にはこの２つのシフトレジスタを一緒
に連結する排他的ＰＲ回路１０４がある。更に、排他的
ＯＲ回路１０５の出力は排他的ＯＲ回路１０４に与えら
れ、シフトレジスタ１０１の最初のビット位置における
データ信号は排他的ＯＲ回路１０５に与えられる。異な
る時点ｔｏ〜ｔ６におけるシフトレジスタ１０１，１０
２の各ビット位置において各ビットを右から左へ順次シ
フトする結果は、第２図に示されている。第２図におい
て、時聞けこおいてビットｃｏはシフトレジスタ１０１
のビット位置０１こ記憶され、ビット位置１にビットｃ
，が記憶され、ビット位置２においてビットｃ２が記憶
され、ビット位置３においてビットｃ３が記憶され、ビ
ット位置４においてビットＣ４が記憶されるが、ビット
位置５においてはビットｃ５が記憶される事が判るであ
ろう。次の時間々隔ｔ，においては、全てのビットは左
方にシフトし、そうなる時ビットのあるものは排他的Ｃ
Ｒ作用を受ける。従って時間々隔ｔ，においてはビット
Ｃ，がビット位置０に記憶され、ビット位置１ではビッ
トｃ２が、ビット位置２では排他的ＯＲ則ちビット０，
３のモジューロ２和およびレジスタ１０３の最初ビット
が記憶され排他的ＰＲ作用作用を受けるキャラクタＣｏ
を生じ、ｄｏに排他的ＯＲ作用を受け、これが更にｃ３
に排他的ＯＲ作用を受け、ビット位置３ではビットｃ４
が記憶され、ビット位置４ではビットＣ５が、ビット位
置５ではビットｃ。とｄ。のモジューロ２和が記憶され
る。次の時間々隔ｔ２においては、全てのビットの左方
へのシフトが行われ、再びビットのあるものはｔ２欄に
示した様に排他的ＯＲされる。この手続きは、時間々隅
けこおいてシフトレジスタ１０１と１０２が第２図の欄
ｋ‘こ示す周期的冗長検査キヤラクタを含む迄反復され
、それに対して周期的冗長検査キヤラクタが生成される
データ単位（本例では６ビットからなる）に従属する。
データ単位（即ち、６ビット・キャラクタ）および連結
された周期的冗長検査キャラクタは次いで将来の使用の
ために記憶されるか、直ちに使用されるか、該コンピュ
ータ・システムの別の部分か別のコンピュータ・システ
ムに伝送される。このデータ単位およびその関連する周
期的冗長検査キャラクタが受取られると同時に、第１図
の装置は再び同じ方法および同じ順序で使用され、その
時時間々隔ｔ６においてはもし受取られたデータ単位の
全てのビットが正しくかつ伝送方法に変更がなければ結
果は０となる。従って、同じ装置が周期的冗長検査キャ
ラクタの生成および使用の両用に使用される。第２図の
ダイヤグラムにおける周期的冗長検査キャラクタは、欄
Ｗこ表示される全てのモジューロ２演算の結果である。
このシステムが編成されるためには、各送信用および受
信用コンピュータ・システムは第１図のハードウェアを
備えなければならない事が容易に判るであろう。この事
は、材料費、労務費共に増加する事を意味する。然し、
殆んどのコンピュータ・システムは第４図、第５図、第
６図および第７図に示される如く従来技術によるハード
ウェアが備えられるため、本発明は、マイクロプログラ
ム制御装置のマイクロプログラミング動作によるファー
ムウェアの生成により新らしい未知の方法で第４図、第
５図、第６図および第７図の従釆技術を使用するのみで
欄ｋ‘こ生じるものと同じ周期的冗長検査キャラクタを
生じる。このファームウェアは、前のコンピュータ・シ
ステムの恒久的な別の機能となり、このコンピュータ・
システムが前に持たなかった別の能力を与える。マイク
ロプログラミング手法によるファームウェアの生成は、
コンピュータ技術において周知であり、これについては
米国カルフオルニア州サンタアンナ市イーストヤングス
トリート６４４のミクロ・丁‐タ社（ＭｉｃｒｏＤａｔ
ａＣｏｒｐ．）により刊行された「マイクロプログラミ
ング・ハンドブック」（第２版）なる文献、および米国
ニュージャージー州エンゲルウッド・クリフのプレン・
ホール社（Ｐｒｅｎｔｉｃｅ一日ｏｉｌＩｎｃ．）刊行
のサミール・Ｓ・ハッソそ著の「マイクロプログラミン
グ、その原理および実際」なる文献に記述されている。

第４図において、本発明により使用される従釆技術のマ
イクロプログラム化されたコンピュータの一部分が示さ
れている。

更に、ハニウェル（Ｈｏｎｅｙｗｅｌｌ）シリーズ６０
およびＩＢＭシリーズ３６０および３７０の如き周知の
コンピュータ・システムが本発明の実施に使用出来る。
第４図においてはマイクロプログラム制御記憶装置が示
され、この装置は、この特定のコンピュータについては
、他の長さでも使用出来るが１６ビット中であり、最大
４０００ワード迄拡張可能である。このアドレス指定能
力量は本発明の実施には十分である。マイクロプログラ
ム制御記憶装置４１２の出力は、中央クロック４１５に
より生成される各クロックサイクルの前緑部でマイクロ
プログラム命令レジスタ４１３にクロツクされる。更に
、マイクロプログラム・アドレス・カウンタ４１１は各
クロック・サイクルの前綾部で前送されて新らしいアド
レスを表示する。この様に、実行のため１つのマイクロ
命令がマイクロプログラム命令レジス夕４１３に記憶さ
れているから、マイクロプログラム・アドレス・カウン
タ４１１は１だけ増進する事により次のマイクロプログ
ラム命令をアクセスする様変更する。然しながら、分岐
指令が実行されると、マイクロプログラム・アドレス・
カウンタ４１１の増進機能はコンピュータ技術において
周知の技法により禁止され、マイクロプログラム命令レ
ジスタ４１３はマイクロプログラム・アドレス・セレク
タ４１０の出力でロードされる。前述の如く、制御記憶
装置４１２の出力が実行のための命令レジスタ４１３に
記憶される。各マイクロ命令の３つの最上位ビットはコ
ード化して指令のタイプを表示し、マイクロ命令のＯＰ
コードを有する。このＯＰコード・デコーダ４１４は、
命令レジスタの３つの最上位ビットをデコードし、タイ
ム・パルス・デイストリビユータ４１６に出力を与え、
前記ディストリビュー外ま更に各種のハ−ドゥェア装置
に制御パルスを配分してハードウェアの動作を制御する
。前述のマイクロプログラム制御装置４０１に相当する
マイクロプログラム化された制御装置の更に詳細な記述
は、前に引用した文献に見出される。更に、典型的なマ
イクロプログラム化された制御装置は、１９総年４月２
３日発行の米国特許第３総００２５号および１９７母年
５月４日発行の米国特許第３９５５１８び号‘こ開示さ
れている。照合番号４０２により示される装置は、ブロ
ックダイヤグラム・フオーマットにより、制御装置４０
１により生成される制御信号により制御される演算論理
装置、スクラツチパツド・メモリーおよびアキュムレー
タを示す。アキュムレータ４２５、スクラツチパツドメ
モリー４２４、バス・インターフェース・レジスタ４２
０、および命令しジス夕からの情報は、これ等レジスタ
の１つを選択するマルチプレクサ４２１により演算論理
装置ＡＬＵ４２２に与えられる。この演算論理装置は、
実行中のマイクロプログラムの命令レジスタ４１３にお
けるマイクロ命令のコーディングに従って演算論理動作
を行う。アキュームレータ４２５は、ＡＬＵ４２２の出
力の一時的記憶のために使用される９ビットのレジス夕
である。更に、アキュムレータの内容は１ビット位置だ
け右方に回転出来、一方左方のシフト動作はＡＬＵ４２
２により行う事が出来る。（演算論理装置およびアキュ
ムレータは当技術においては周知であり、その内の典型
例としては、１９６母王１０月１日発行の米国特許第３
４０４３７８号、および１９６６王３月１日発行の米国
特許第３２３８５０８号に開示されている。又、マルチ
プレクサは周知であり、米国テキサス州ダラスのテキサ
ス・ィンストルメント等の会社から市販されている。デ
ータ・セレク夕およびデータ・マルチプレクサの説明お
よび入手方法については、米国テキサス州ダラスのテキ
サス・インストルメント社により発行された「設計技術
者のための集積回路カタログ」の９一３３９から９−３
６４ページを参照されたい。）本文に記術した従来技術
のシステムのスクラツチパツド・メモリー４２４は、ど
んなワード・サイズ又は量でも使用出来るが、データ、
状態指令等のため２５６９−ビットからなる。典型的な
スクラッチパッドメモリーは、１９６８王４月２６日発
行の米国特許第３２４８７０８号および１９６７年１１
月７日発行の米国特許第３３５１９０ｙ号に開示されて
いる。データはＡＬＵのオペランド・マルチプレクサ４
２１からスクラツチパツド・メモリー４２４に書込む事
が出来るが、前記マルチプレクサはどんな可視的レジス
タでも入力局部レジスタとして作用させる。スクラツチ
パツド・メモリー４２４からのデータはＡＬＵオペラン
ド・マルチプレクサ４２１に与えられる。８ビットのＳ
ＰＭアドレス・カウンタ４２３は、ＡＬＵ演算の結果を
ロードされ、各クロツク・サイクルで増進される。

ＳＰＭアドレス・カウンタの出力はＡＬＵオペランド・
マルチプレクサ４２１に与えられ、更にＳＰＭアドレス
・カウンタ４２６も又使用されてスクラツチパツド・メ
モリー４２４をアドレス指定する。中央クロック４１５
は、２５０ナノ秒のクロックサィクルを得るように分割
される楓畑ｚの水晶発振器である。中央クロック４１
５から生じるクロツク・サイクルは次いで第４図の各素
子に配分される。クロック・サイクルを与える水晶発振
器は従来技術において周知である。（典型的なコンピュ
ータのタイミング兼制御システムは、１９６６年５月３
１日発行の米国特許第３２５４３２９号および１９総年
１２月１２日発行の同第３４１７３７９号１こ示されて
いる。）次に第３図、第５図、および添付書類１２７ペ
ージにおいて、本発明の詳細な説明がなされている。

本発明の一目的は、第１図の余分な従来技術のハードウ
ェアを用いずに、第２図の欄らもこおける結果を得る事
にある点に留意すべきである。従って、本発明のファー
ムウェア制御の第１の目的の１つは、前に受信したワー
ドのビットに関連する特定のパターンで受信されるワー
ドの各ビットの配列にある。棚ｔ６から、この欄の各横
列の第１のビットは、これも又第３図の列１に示される
特定のシーケンスを有する事が判る。同様に、第２図の
欄ら内の各縦欄２、３、４におけるビットのシーケンス
は、それぞれ第３図の横列２、３、４に示されている。
第３図の各横列のビット位置に含まれるデータを排他的
ＯＲする事により、所望の結果が得られる。これがどの
様にファームウェアにより行われるかは、第５図に図示
されている。第５図は本発明において使用されるマイク
ロプログラムを反復し各ステップの結果を示す。

次に再び第５図において、横列Ｑ‘ま、周期的冗長キャ
ラクタを得る際の前の操作の結果としてスクラツチパッ
ドメモリーにおける前の剰余を示す。横列８はアキュム
レータ４２５において受取られた新しいデータを示す。
ステップ番号１においては、元の剰余は、演算論理装置
ＡＬＵ４２２のデータを用いて該ＡＬＵによりビット宛
排他的ＯＲされ、その結果は一時的にアキュムレータに
記憶される。ステップｌａにおいてはアキユムレータ４
２５に記憶される結果は転送されて、スクラッチパッド
・メモリー４２４における予め定められたロケ−ション
に記憶され、更にアキュムレー外とおける結果も又該ア
キュムレータの最初の３ビット・ポジションが零で占有
される様に３ビットだけ左方にシフトされる。ステップ
番号３においては、ァキュムレータの左方にシフトされ
た結果は、スクラツチパツドメモリーにおけるステップ
ｌａの前に記憶された結果で排他的ＯＲされ、アキュム
レータに一時的に記憶される。ＡＬＵは再びこの動作の
ために使用される。ステップ番号４においては、アキュ
ムレ−外こおける各ビットは定数Ｋ＝０００１１１１１
１の１ビットでＡＮＤされる。この動作はＡＬＵ４２２
で実施される。しかし、８Ｕの実施態様が第６図に示さ
れる。３つの入力は各ＡＮＤゲート６０ １〜６０ ９
に与えられる。

各ＡＮＤゲートに対する１入力は定数Ｋ＝０００１１１
１１１のそれぞれ１ディジットであり、各ＡＮＤゲート
の別の入力はアキュムレータの各ビット位置に記憶され
る信号であり、最後に１つのクロック・パルスが各ＡＮ
Ｄゲート６０１〜６０９に別の入力として与えられて各
ゲートを作用可能にし、こうして各ＡＮＤゲートの出力
側で結果を与える。この結果はァキュムレータに一時的
に記憶される。ステップ番号５においては、アキュムレ
ータは右方に３ビットだけ回転され、結果はスクラッチ
パツドメモリー４２４の予め定められたアドレスに保管
される。アキュムレータの８Ｕの右回転はステップ６で
実施される。アキュムレータの最初の３ビット位置は、
ステップ６においては無意味であり記号Ｘにより第５図
に示される量を記憶する事に留意すべきである。ステッ
プ番号７においては、アキュムレー外こ記憶される右方
に回転された結果は、ステップ５でスクラツチパツドメ
モリー４２４に保管された値でＯＲされる。これは、Ａ
ＬＵ４２４により望ましい実施態様で実施される。これ
を実施するための別の装置は第７図に示されている。各
ＯＲゲート７０１〜７０９に対しては、２つの入力、即
ち一方はスクラツチパツド・メモリー４２４に保管され
たデータの結果ビットの各ビットから各ＯＲゲートに対
する入力であり、他方はアキュムレータ４２５に記憶さ
れるデータの結果ビットの各ビットからそれぞれ各ゲー
トにおける入力が与えられる。従って、ＯＲゲート７０
１，７０２および７０３については、文字Ｘにより示さ
れる有意義な出力信号が各出力機で得られる。各入力が
零でＯＲされるＯＲゲート７０４〜７０９については、
各ゲートの他の入力であるに過ぎない。ＯＲゲート７０
１〜７０９のこれ等出力は一時的にアキュムレータ４２
５に記憶される。ステップ番号８においては、アキュム
レータの各ビットは、前述の如くそれぞれ定数Ｋ＝００
０１１１１１１の各ビットにより再びＡＮＤされる。最
後に、ステップ番号９は、剰余としてスクラッチパッド
・メモリーの予め定められた位置にアキュムレータの結
果を記憶し、丁度受取ったワードの周期的冗長検査キャ
ラクタである。第５図の最後の横列を第２図の最後の縦
列ヒーこ比較する事により、これ等の結果が同じである
事に留意すべきである。これは、本文におけるファーム
ウェア＊隼Ｂを生じるマイクロプログラム化された制御
装置をマイクロプログラミングする事によりコンピュー
タ・システムにおける既存のハードウェアを用いて行わ
れる。従って、コンピュータの元の要素を用いる事によ
りその各部の和よりも大きくなる様に実施する、即ち元
の要素が単独又は組織的に行えなかった何事かを行う余
分の能力をコンピュータ・システムが与えられるため、
本発明は元の機械の新らしい組合せおよび新らしい用途
をもたらすのみならず大きな相乗効果をもたらすもので
ある。笹Ｄ ファームウェアなる本文中の用語は、「コ
ンピュータ辞典およびハンドブック」のページ１８６に
シップル（Ｓｉｐｐｌ）により定義される如く、即ち「
ある環境下においてソフトウェアにより変更され得る講
出し専用メモリーにおける論理回路」の意に用いられる
。

【図面の簡単な説明】

第１図は本発明の周期的冗長検査キャラクタを生成し使
用するための従来技術の装置、第２図は第１図の装置の
時間ｔにおける状態を示す図表、第３図は本発明の周期
的冗長検査キャラクタの生成の際使用されるビットの中
間配列を示す図表、第４図は本発明を実施するため使用
される従釆技術のシステムの一部を示すブロック図、第
５図は各ステップの結果制御記憶装置およびビット・キ
ャラクタの各状態をマイクロプログラムするためのマイ
クロプログラムを示す図表、第６図は本発明の別の実施
例のためのＡＮＤ演算を行うためのハードウェアを示す
図表、および第７図は本発明の別の実施例のためのＯＲ
演算を行うためのハードウェアを示す図である。 １０１，１０２，１０３……シフトレジスタ、１０４，
１０５・・・・・・排他的ＯＲ回路、４０１・・・・・
・マイクロプログラム制御装置、４１０・・・・・・マ
イクロプログラム・アドレス・セレク夕、４１１……マ
イクロプログラム・アドレス・カウンタ、４１２・・・
・・・マイクロプログラム制御記憶装置、４１３・・・
・・・マイクロプログラム命令レジスタ、４１４・・・
…ＯＰコード・デコーダ、４ １５・・…・中央クロツ
ク、４１６……タイム・パルス・デイストリビユータ、
４２０……バス・インターフエース・レジスタ、４２１
・・・・・・マルチプレクサ、４２２……演算論理装置
、４２３・・・・・・ＳＰＭアドレスカウンタ、４２４
……スクラツチパツド・メモリー、４２５…・・・アキ
ユムレータ、４２６・・・・・・ＳＰＭアドレスカウン
タ、６ ０ １〜６ ０ ９・・・・・・ＡＮＤゲート
、７０１〜７０９・・・・・・ＯＲゲート。 ‘〆技 ３Ｎ葦 〜 葦 Ｖ ≦ い 葦 ‘ソ６ ６ ‘ソ６ ア

Claims (1)

1. 【特許請求の範囲】 １ 入出力バスを介して相互に通信するように結合され
   た演算論理装置４２２と、アキユムレータ４２５と、ス
   クラツチパツド・メモリー４２４，４２６と、レジスタ
   を有するコンピユータ・システムにおいて、下記手段（
   ａ）〜（ｄ）から成る周期的冗長検査キヤラクタを発生
   する装置。 （ａ） 周期的冗長検査キヤラクタを表わす第１のコー
   ド化信号とスクラツチパツド・メモリー４２４，４２６
   に記憶する手段、（ｂ） 周期的冗長検査キヤラクタを
   発生されるべきである新しいデータをあらわす第２のコ
   ード化信号をアキユムレータ４２５に記憶する手段、（
   ｃ） 下記（i）〜（viii）の命令手段から成る制御記
   憶装置、（i） 第１のコード化信号と第２のコード化
   信号との排他的論理和をとるように論理演算装置を制御
   して第１の結果を発生する第１の命令手段（第５図１）
   、（ii） 第１の結果を所定ビツト数だけ左方にシフト
   させるようにアキユムレータを制御する第２の命令手段
   （第５図２）、（iii） 前記第１の結果と左方にシフ
   トされた第１の結果との排他的論理和をとるように演算
   論理装置を制御して第２の結果を発生する第３の命令手
   段（第５図３）、（iv） 第２の結果と所定の定数との
   アンドをとるように演算論理装置を制御して第３の結果
   を発生する第４の命令手段（第５図４）、（v） 所定
   量のビツト位置だけ第３の結果を右方に回転するように
   アキユムレータを制御して第４の結果を発生する第５の
   命令手段（第５図５）、（vi） 所定数のビツト位置だ
   け第４の結果を右方に回転するようにアキユムレータを
   制御して第５の結果を発生する第６の命令手段（第５図
   ６）、（vii） 第４の結果と第５の結果とのオアをと
   るように演算論理装置を制御して第６の結果を発生する
   第６の命令手段（第５図７）、（viii） 周期的冗長検
   査キヤラクタが発生されるようにするため、第６の結果
   と所定の定数とのアンドをとるように演算論理装置を制
   御する第８の命令手段（第５図８）、（ｄ） 第１及び
   第２のコード化信号が前記手段（ａ）、（ｂ）によつて
   記憶された後に、上記シーケンスで第１〜第８の命令手
   段を作動させて前記新しいデータに対する周期的冗長検
   査キヤラクタを発生するマイクロプログラム制御手段４
   １０，４１１，４１４，４１６。