JPS6026475B2 - 時計 - Google Patents

Description

【発明の詳細な説明】 本発明は電子式時計に関する。

第１図は従来の電子式時計の構成を示すブロックダイア
グラムで、水晶発振子１及び発振器２による発振周波数
を分周器３により逓減し、例えば１秒間に１回のパルス
に変換する。

このパルスをカウンタ４Ａ，４Ｂ，……………，４Ｆに
入れて計数すると同時に復号器５Ａ，５Ｂ，・・・・・
．・・．・・・・・・，５Ｆにより復号し、表示装置６
Ａ，６Ｂ，・・・・・・・・・・・・・・・，６Ｆによ
り表示する。かかる場合、通常時計は時、分、秒を表示
する必要があるため、力ウンタ４Ｆ，４〇，４ＢはＩＱ
隼力ウンタに、力ウンタ４Ｅ，４Ｃは６進カウンタに、
カウンタ４Ａは１幼時間時計の場合は２進カウンタまた
２独特間時計の場合は３進カウンタを必要とする。従っ
てＩＧ隼カゥンタの場合は４ビット、６進カウンタの場
合は３ビット、３進カウンタの場合は２ビット、２進カ
ウン夕の場は１ビットのカウンタを必要とし、復号器５
との結線もビット数に対応した数だけ必要になる。また
復号器５より表示素子への結線も表示装置６の表示要素
により異なるが、通常７〜１０本の結線を必要とする。
このように第１図の時計を構成しようとすると、復号器
５を多数設けることが必要であり、結線数も多くなるこ
とから、集積回路化する場合にはチップの面積が大きく
、端子数が多くなる欠点があった。上記欠点を改良する
にはへ走査表示法と称する良く知られた方法がある。

第２図はその構成をブロック化したもので、水晶発振子
１、発振器２、分周器３、カウンタ４Ａ，４８，・……
…・・・・・，４日ま第１図と同様である。７は走査装
橿で、分周器３より適切なパルスを受け、これを互に時
間的に直列にかつ各々重複となし、時計列の６個の出力
に変換してマトリックス８に供給し、カウンタ４Ａ，４
Ｂ，・・…・・・・・・・・・・，４Ｆの出力を時間的
直列に復号器９に取出して復号した後、表示装置６Ａ，
６Ｂ，・・・・…・・・・・・・・，６Ｆを並列に駆動
する。

また表示装置６Ａ，６Ｂ，・・・・・・・・・・・・・
・・，６Ｆの反対電極には走査装置７より時間的に直列
な電圧が印加され、両者が合致した瞬間に特定桁の表示
装置の特定要素が点灯して数字を表示する。かかる場合
、復号器９の出力端子数は表示装置６により異なるが、
７〜１０本と少くなる利点があるが、走査装置７、マト
リックス８を必要とし、集積回路化する場合に複雑にな
る欠点があった。本発明は上記事情に鑑みてなされたも
ので、構成が簡単で集積回路化しやすい電子式時計を提
供することを第１の目的とし、またこの時計において、
加算演算回路が簡単な電子式時計を提供することを第２
の目的とし、また上記構成で時計系統とストップウオッ
チ系統を夫々構成し、これら両系統が独自に動作し得る
電子式時計を提供することを第３の目的とする。

以下図面を参照して本発明の実施例を説明する。

第３図は本発明時計のブロック図で、一例として、時、
分、秒の６桁表示の場合を示している。図において１１
は水晶発振素子、１２は発振器、１３は発振器１２の発
振周波数を逓減するための分周器で、シフトパルス発生
器１４、ビットパルス発生器１５、ディジツトパルス発
生器１６は分周器１３の所望の周波数出力を利用してい
る。１７は２０ビットシフトレジスタ、１８は加算器、
１９は４ビットシフトレジスタ、２０は１坊隼６進補正
器でこれらは閉ループ回路を構成している。

シフトレジスタ１７と１９は本実施例では夫々２０ビッ
ト及び４ビットであって１坊隼６桁の時間桁情報（時、
分、秒の桁に相当）を順次直列に記憶し、シフトパルス
で絶えずシフトされ循環しつつ記憶されるダイナミック
シフトレジスタを構成している。２１はＩＧ隼６進補正
パルス発生器、２２は４ビツトパラレルイン・パラレル
アウトシフトレジスタ、２３は復号器、２４Ａ，２４Ｂ
，・・・・・・・・・…・・・，２４日ま表示装置であ
る。

第４図は各パルス信号の時間関係を示したもので、ぐ，
，ぐ２はシフトレジスター７，１９のシフトパルス、Ｂ
，，＆，Ｂ４，＆は二進化十進符号による１、２、４、
８の重みを示すビットパルス、Ｄ，，Ｄ２，……・・…
・…，Ｄ６は時間（時、分、秒）の各桁を示すディジッ
トパルスである。而して上記構成よりなる時計は従来の
如くカウンタを使用せず、シフトレジスタを記憶装置と
する計算機を構成せしめ、１単位時間（即ち本実施例の
場合には１秒）に閉ループ回路内のビットパルス信号を
１循環せしめ、この循環毎にビットパルス信号を末尾の
桁に常に１を加えて時計式加算を行い、各加算演算結果
は復号して表示装置に時刻として表示せしめることを特
徴としている。

いまアンドゲート２５により１時刻単位に相当するデイ
ジットパルスＤ，とビットパルスＢ，が共にレベル“１
”の時、十１の加算が加算器１８を通じてシフトレジス
タ１７の内容に対して行われる。加えられた結果は次の
４ビットシフトレジスタ１９に入り、１桁分４ビットを
展開し、ＩＧ隼の場合及び６進の場合で夫々１０及び６
になった時は補正器２０で続く４ビットの期間論理“０
”を挿入し、かつ上の桁への桁上げパルスを出すように
構成する。１Ｇ隻の桁、６進の桁の別は本実施例では１
、３、５桁目が１坊隼であり、２、４桁目が６進であり
、６桁目が２進となるから、これらの桁に相当するデイ
ジツトパルスＤ，，Ｄ３，Ｄ５の供給されるオアゲート
、及びＤ２，Ｄ４の供給されるオアゲートで１坊隼及び
６進の区別を行えばよい。

この部分の詳細を第５図により説明すると、アンドゲー
ト２６の入力によりＤ，＝１でかつＢ，＝１の時則ち１
単位時間の時パルスはゲート２７を経由して加算器１８
により十１の加算が実施される。その結果はシフトレジ
スタ１９においてＩＱ隼１桁に展開され、その結果がＤ
，，Ｄ３，Ｄ５の桁の時でかつ１０以上の場合にはゲー
ト２８を介してデイレイドフリツプフロツプ２９がセッ
トされ、ゲート３０を通してゲート３１に加えられる。
この時ゲート３０はノアゲートであるから、フリツプフ
ロツプ２９の出力‘‘１”がノアゲート３０の出力では
“０”となってゲート３１を閉じ、ゲート３１の出力と
しては後続４ビット間隔だけ“０”となり、その桁を“
０”にする。上記デイレィドフリツプフロツプ２９がセ
ットされたことで同時にゲート３２を介してＢビットタ
イムの時ゲート２７、加算器１８により１桁上位の桁に
十１が加算され桁上げが実行される。一方、６進の桁○
２，Ｄ４の場合には、ゲート３３を介して前記Ｄ，，Ｄ
２，Ｄ４の場合と同様のことが行われる。即ち１０進数
の場合と、６進数の場合に対応したディジットパルスで
ＩＧ隼、６進補正器に付ずし、したゲートを開閉し適当
な１Ｇ隻及び６進の桁補正を行うものである。１独特間
時計の場合には１細賄ま０時して表わされるからゲート
３４によりＤ５のタイミングで、シフトレジスタ３５が
１でシフトレジスター９が２である場合を検出してディ
レィドフリツプフロップ３６をセットしインバータ３７
及びゲート３３ないしゲート３０，３１を介して記憶内
容を０にする。

各時刻においてシフトレジスタ１９の内容は４ビットパ
ラレルィン・パラレルアウトシフトレジスタ２２から復
号器２３を介して時刻が表示装置に表示される。本実施
例において特徴とするところは、主論理素子としてシフ
トレジスタを使用していることで、シフトレジスタ殊に
ダイナミックシフトレジスタは構成素子が少なく、集積
回路化した場合チップサイズを小さくすることができる
。

また本質的に走査表示がし易い構成となる。また各種パ
ルス発生器１４，１５，１６は分周器１３の一部を構成
することになり、その点でも無駄がない。上記の如きシ
フトレジスタと加算器とを組合わせた時計において、加
算器１８を簡単化する方法がある。これは時計における
加算器が常に１を加算すれば充分であるという性質を利
用するものである。全加算器（卓上電子計算機等）の場
合は出力Ｓは、Ｓ＝（Ａ由Ｂ）由Ｃｎ一１であり、三項
の加算が必要であるが、時計用の加算器１８の場合には
、常に十１の加算を行うことから、桁上げのおこる場合
にはその桁は０にしてもよい。即ち９十１＝１０であり
、１桁目は０となり桁上げ信号発生の際には０以外とな
ることはない。このため通常の全加算器の如く三項の和
をとる必要はなく、シフトレジスタの内容Ａと桁上げ信
号Ｃｎ−１の二項の排他和でよい。また加数（十１のこ
と）Ｂが加わるのは末尾の桁のみで、他の桁は全て前の
桁上げ信号によって変化し、直接の加数は印加されない
ので、全加算器の場合の如く加数と桁上げ信号が重複す
ることはない。このことから加数８と桁上げ信号Ｃｎ−
１とはオア回路で同一入力に入れることができる。この
結果の真理値表を第７図ａに示すが、出力Ｓは被加数Ａ
と桁上げ信号Ｃｎ−１の排他和（ェクスクルーシブオア
）、桁上げ信号Ｃｎは被加数Ａと桁上げ信号Ｃｎ−１の
積で実現することができる。第７図ｂはその回路の詳細
図、第７図ｃはこれを簡単化したもので、３９はェクス
クルーシブオア回路、４川まアンド回路、４１はディレ
ィドフリップフロップである。第８図は第３図及び第５
図と同様な構成で通常の時刻系統４２とストップウオッ
チ系統４３とを夫々構成すると共にこれらを兼用させた
ものである。

即ち従来の時計においてストップウオッチはまさに時計
を停止させるもので、ストップウオッチ動作中は時計も
停止する。しかるに第８図のものはストップウオッチ動
作中においても時計の動作を継続させるようにしたこと
を特徴とするものである。その動作を説明すると、時刻
系統４２の演算はシフトレジスタＳＲＩ−加算器１８一
ＳＲ３−補正器２０一ＳＲ４−ＳＲＩのループで行われ
、ストップウオッチ系統４３の演算はＳＲ２−加算器１
８一ＳＲ３−補正器２０−ＳＲ４−ＳＲ２のループで行
われる。

即ち点線内のゲート４４によりＤ，のパルス期間中はＳ
ＲＩの内容が加算器１８−ＳＲ３−ＳＲ４を通り、その
間ＳＲ２のループは断になる。次にＤ２の期間中はＳＲ
２の内容が加算器１ ８−ＳＲ３一ＳＲ４を通り、その
間ＳＲＩのループは断になる。このようにデイジツトパ
ルスＤ２ｎ，Ｄ２ｎ＋１によって時計の演算とストップ
ウオッチの演算を交互に切換えて行う時分割構成で、ス
トップウオッチ動作中も時計が止まることはない。また
本構成によれば加算器１８−ＳＲ３一ＳＲ４の部分は共
通であるから、完全な二系統のループを必要とせず、素
子の節約に大きく役立つものである。本構成においては
、各数字を４ビットで表示するものとすれば、秒、分、
時間に各々２ビット必要であるから、全体では２×３×
４＝２４ビット必要で、ストップウオッチも同様に２４
ビット必要であるから合計４８ビットを１秒間にループ
内を回転させる必要がある。即ち４８ＨＺの周期を有す
るクロックパルスを用いてシフトレジスタ内を回転させ
れば１秒間に丁度１回転してもとの位置にもどることに
なる。上記第８図の例ではストップウオッチ兼用の時計
において、時刻系とストップウオッチ系の２系統の計数
をディジツトパルスによって交互にコントロールしてい
るから、ストップウオッチ系のシフトレジスタＳＲＩと
時刻系のシフトレジスタＳＲ２とは交互に鰯らいている
ので、シフトレジスタの動作効率は１／２となり、また
周波数は２倍のものが必要である。

第９図はこの不都合を改善したもので、通常用いられて
いる２組のクロツクパルスマ・，で２をそのまま用いて
、ぐ，の時にはストップウオッチ系の計数を行わせ、ぐ
２では時刻系の計数を行わしめるものである。このよう
に２相のクロック方式により構成したから、２倍の周波
数のクロックは不要で、ＭＯＢ型半導体の消費電力はク
ロック周波数に比例するが、本構成ではクロック周波数
を下げられるから、消費電力を第８図の例の場合の１／
２に下げることができる。なお、上託した各実施例では
、時計が時、分、秒まで表示せしめる場合を述べたが、
それ以下の桁まで時間を知りたい場合はビットパルス信
号の桁数を上げ、例えば３２ビット構成とすればよい。
また実施例では、１幼時間時計の場合につき述べたが、
２岬時間時計としても使用したい場合には、１２時間検
出用ゲート及び２岬時間検出用ゲートを設けこれらの切
替えを行う等本発明は実施例に限られることなく本発明
の要旨を逸脱しない範囲で種々応用可能であること勿論
である。以上説明した如く本発明によれば、シフトレジ
スタ及び加算器を閉ループ状に並べた回路を構成し、該
閉ループ回路に時間に対応する所定ビットのパルス信号
を単位時間毎に循環せしめ、前記閉ループに循環記憶さ
れている時間桁情報のうち最小時間桁情報に１を加えて
時計式加算を行い、各加算演算結果は復号して表示装置
に表示せしめるようにし、また時間桁情報及びこの時間
桁情報を表わす情報を順次直列に記憶する構成としたか
ら、構成が簡単で集積回路化しやすい電子式時計を提供
できる。

また上記のような時計では、加算器をェクスクルーシブ
オア回路と桁上げのためのアンド回路で構成できるから
、全加算演算の場合に比較して加算器の加算演算回路を
簡略化できる。また上記のような時計構成を夫々有する
時刻系統とストップウオッチ系統とを、加算演算回路を
共通にして両系統を交互に切換えることにより、時分割
にて加算演算を行うようにしたから、上記両系統を独自
に動作させ得る。また桁上げ補正手段は楯環閉ループ内
にゲートを設け、これを閉じることで可能であるから、
桁上げ補正に要する素子数の低減化が実現できる。また
時刻データのリセットと桁上げパルスを得るデイレィド
フリップフロップは、これら両用途に兼用できるので構
成の簡略化が可能である。

【図面の簡単な説明】

第１図および第２図は夫々従釆の時計のブロック構成図
、第３図ないし第９図は本発明の実施例を説明するため
のもので、第３図は本発明時計のブロック構成図、第４
図は各パルス発生器のパルス波形図、第５図は第３図の
詳細図、第６図は従釆の全加算器の真理値表、第７図ａ
は本発明におけるェクスクルーシブオア回路の真理値表
、同図ｂは同工クスクルーシブオア回路、同図ｃは同回
路の簡略図、第８図はストップウオッチ兼用時計のブロ
ック構成図、第９図は同時計の変形例のブロック構成図
である。 １７，１９……シフトレジスタ、１８……加算器、２０
・・・・・・ＩＧ隼６進補正器、２３・・・・・・復号
器、２４……表示装置、３９・・・・・・ェクスクルー
シブオア回路、４０……アンド回路、４２……時刻系統
、４３・・・・・・ストップウオッチ系統。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図

Claims (1)

【特許請求の範囲】
1. １ ダイナミツク式シフトレジスタより構成される循環
   閉ループに複数の時間桁情報並びにその各桁を表わす情
   報を各々順次直列に循環記憶せしめる手段と、エクスク
   ルーシブオア回路及び桁上げのためのアンド回路で構成
   され且つ前記循環閉ループに循環記憶されている時間桁
   情報のうち最小時間桁情報に１を加算せしめる加算手段
   と、前記循環閉ループ内に設けられ、前記時間桁情報が
   それぞれ所定の情報になつたとき上位時間桁情報に桁上
   げ補正する手段とをそれぞれ有する時刻系統とストツプ
   ウオツチ系統と、前記循環閉ループに記憶されている時
   間桁情報を表示する手段とを具備し、前記加算手段及び
   前記桁上げ補正手段のうち少くとも前記加算手段を共通
   にして前記両系統を交互に切換えることにより時分割に
   て加算を行うようにしたことを特徴とする時計。