JPS60261135A - 検査装置 - Google Patents
検査装置Info
- Publication number
- JPS60261135A JPS60261135A JP59116388A JP11638884A JPS60261135A JP S60261135 A JPS60261135 A JP S60261135A JP 59116388 A JP59116388 A JP 59116388A JP 11638884 A JP11638884 A JP 11638884A JP S60261135 A JPS60261135 A JP S60261135A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- defect
- section
- inspected
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体ＩＣ，Ｊ、ＳＩの製造に用いるマスク
上のパターンの欠陥を検査する装置で、特に１チップ分
の回路パターンが繰り返し配置された構成のマスクにつ
いて、各チップパターン上に共通に存在する欠陥を効率
的に検出する装置に関する。
上のパターンの欠陥を検査する装置で、特に１チップ分
の回路パターンが繰り返し配置された構成のマスクにつ
いて、各チップパターン上に共通に存在する欠陥を効率
的に検出する装置に関する。
ＬＳＩ製追に用いるホトマスクは、一般に第１図に示す
ように、ガラス板１の上へＬＳＩ １個分の回路パター
ンが描かれた原版２を繰り返し転写して製作される。し
かし、原版２０回路パターン上に形状不良があったり、
ゴミ等が付着していた場合忙は、これを転写して製作さ
れたホトマスク１には、各回路パターンに共通に欠陥が
存在することとなる。この結果、このホトマスク１をＬ
ＥＴのパターン転写に用いた場合に１す。
ように、ガラス板１の上へＬＳＩ １個分の回路パター
ンが描かれた原版２を繰り返し転写して製作される。し
かし、原版２０回路パターン上に形状不良があったり、
ゴミ等が付着していた場合忙は、これを転写して製作さ
れたホトマスク１には、各回路パターンに共通に欠陥が
存在することとなる。この結果、このホトマスク１をＬ
ＥＴのパターン転写に用いた場合に１す。
製造される全ＬＳＩがパターン不良となる。これを防止
する為に、ホトマスク上の全回路共通欠陥の有無を検査
する事が重要な課題となっている。これを実現する装置
として、従来ホトマスク上の１個分の回路パターンを、
基準となった設計データと比較しながら検査し、これと
一致しない個所を欠陥とする検査判定装置が用いられて
米た。しかし、この装置では、各回路パターンにランダ
ムに発生した欠陥や付層したゴミと、全回路パターンに
共通する欠陥との識別が困難であった。
する為に、ホトマスク上の全回路共通欠陥の有無を検査
する事が重要な課題となっている。これを実現する装置
として、従来ホトマスク上の１個分の回路パターンを、
基準となった設計データと比較しながら検査し、これと
一致しない個所を欠陥とする検査判定装置が用いられて
米た。しかし、この装置では、各回路パターンにランダ
ムに発生した欠陥や付層したゴミと、全回路パターンに
共通する欠陥との識別が困難であった。
本発明の目的は、ホトマスク上の各回路パターンに共通
に存在するパターンの形状不良欠陥を効率良く、確実に
検査する装置を提供することＫある。
に存在するパターンの形状不良欠陥を効率良く、確実に
検査する装置を提供することＫある。
先ず、ホトマスク上の１個の回路パターンに着目し、回
路パターンの位置座標を計測しながら、設計データを基
準として比較検査を行ない、不一致部分を共通欠陥候補
として、その位置座標を記憶する。次に別の１個の回路
パターンに着目して、同様に検査を行なうものであるが
、この際には、共通欠陥候補として記憶された座標デー
タに基づき、＃当座像部分のみを検査し、欠陥と判定さ
れる部分について共通欠陥と識別判定する。
路パターンの位置座標を計測しながら、設計データを基
準として比較検査を行ない、不一致部分を共通欠陥候補
として、その位置座標を記憶する。次に別の１個の回路
パターンに着目して、同様に検査を行なうものであるが
、この際には、共通欠陥候補として記憶された座標デー
タに基づき、＃当座像部分のみを検査し、欠陥と判定さ
れる部分について共通欠陥と識別判定する。
〔発明の実施例〕
本発明の一実施例を第２図に従って説明する。
同一回路パターンが複数個、繰り返し設けられたホトマ
スク上のｆｒ足の１回路分のパターン九対して、光＃２
で照明し、モータｉｏ、ｔｉ を用いてＸ、Ｙ両方向に
移動させながら、パターン検出器６で画像検出信号を得
て２次元データとして画像メモリ４に書き込む。これは
、例えば第３図−２に示すようなｒＭ像データが得られ
る。これε並行して、パターン検出位置を座標測定器７
．８で測定しなから一検出パターン位置に対応する基準
パターンを設計データ５から発生させて、２次元画像デ
ータとして画像メモリ６忙格納する。これは、例えば、
第３図、１Ｖｃ示すようなものとなる。そして、コンビ
ーータ等の演算装置９を用いて、画像メモリ４と６との
比較を行なえば、第３図、３に示す′ようｋ、不一致部
分４，５が欠陥として識別される。この不一致部分の座
標位置を記憶しながら、１回路分のパターンの全域の検
査を終了する。
スク上のｆｒ足の１回路分のパターン九対して、光＃２
で照明し、モータｉｏ、ｔｉ を用いてＸ、Ｙ両方向に
移動させながら、パターン検出器６で画像検出信号を得
て２次元データとして画像メモリ４に書き込む。これは
、例えば第３図−２に示すようなｒＭ像データが得られ
る。これε並行して、パターン検出位置を座標測定器７
．８で測定しなから一検出パターン位置に対応する基準
パターンを設計データ５から発生させて、２次元画像デ
ータとして画像メモリ６忙格納する。これは、例えば、
第３図、１Ｖｃ示すようなものとなる。そして、コンビ
ーータ等の演算装置９を用いて、画像メモリ４と６との
比較を行なえば、第３図、３に示す′ようｋ、不一致部
分４，５が欠陥として識別される。この不一致部分の座
標位置を記憶しながら、１回路分のパターンの全域の検
査を終了する。
次に他の１個分のパターンを検査するものであるが、こ
の時には、既に記憶された欠陥座標データに基づき、該
当する座標位置におけるノくターンについてのみ、同様
な方法で設計データとの比較を行ないながら検査する。
の時には、既に記憶された欠陥座標データに基づき、該
当する座標位置におけるノくターンについてのみ、同様
な方法で設計データとの比較を行ないながら検査する。
そして、ここでも欠陥として検出されるものがある場合
にのみ、全回路共通欠陥として識別、補足するものであ
る。
にのみ、全回路共通欠陥として識別、補足するものであ
る。
この結果、第４図の例に示すように、ランダム欠陥１０
を区別される、全チップ回路１，２．３に共通な欠陥４
，５．６及び７，８．９を容易に検出できる。
を区別される、全チップ回路１，２．３に共通な欠陥４
，５．６及び７，８．９を容易に検出できる。
本発明によれば、１チップ分の回路ノくターンが繰り返
し配置された構成のマスクについて、各回路パターンに
共通に存在する形状下良（欠陥）を確実に効率良（検査
できる為、マスクツくターン不良にようて発生する製造
ＬＳＩの全チップ不良を未然に防止出来る。
し配置された構成のマスクについて、各回路パターンに
共通に存在する形状下良（欠陥）を確実に効率良（検査
できる為、マスクツくターン不良にようて発生する製造
ＬＳＩの全チップ不良を未然に防止出来る。
また、本発明による検査の後、２組の回路パターン同志
の比較による２チツプパターン比較検査を併用し、全回
路パターンの検査を実施すれば、マスク上の個々のパタ
ーンにランダムに発生した欠陥を効率的に検出できるの
で、完全なマスク検査が実施出来る事となる。
の比較による２チツプパターン比較検査を併用し、全回
路パターンの検査を実施すれば、マスク上の個々のパタ
ーンにランダムに発生した欠陥を効率的に検出できるの
で、完全なマスク検査が実施出来る事となる。
第１図はＬＳＩ製造用ホトマスクの概要と、これが製作
される過程を示す斜視図、第２図は本発明の具体的な実
施例を示す斜視説明図、第３図は本発明による欠陥判定
方法の説明図、第４図は全チッグ回路共通欠陥と、ラン
ダム欠陥の説明図である。 １；供試ホトマスク ２；照明光源 ６；パターン検出器 ４；２次元画像メモリ５；設計デ
ータ格納メモリ ６：２次元画像メモリ ７．８：座標測定器 ？；演算処理用計算機 １０．１１ ：供試ホトマスク駆動用モータ第 ７ 図 区 第 ４ 図
される過程を示す斜視図、第２図は本発明の具体的な実
施例を示す斜視説明図、第３図は本発明による欠陥判定
方法の説明図、第４図は全チッグ回路共通欠陥と、ラン
ダム欠陥の説明図である。 １；供試ホトマスク ２；照明光源 ６；パターン検出器 ４；２次元画像メモリ５；設計デ
ータ格納メモリ ６：２次元画像メモリ ７．８：座標測定器 ？；演算処理用計算機 １０．１１ ：供試ホトマスク駆動用モータ第 ７ 図 区 第 ４ 図
Claims (1)
- １、 同一構成の図形パターンが、複数個設けられたホ
トマスク等のパターンの検査で、パターンの検出手段と
、この検出デー夕の処理によりパターンの欠陥を検出す
る手段、及びパターン検出位置座標の測定手段を設けた
装置を用い、先ず１個のパターンについて、検査を行な
い、欠陥を検出した位置座標を記憶する。次に別の１個
のパターンについて、前記装置を用い、前記欠陥記憶座
標位置に対応する部分の検査を行ない、ここでも欠陥と
して検出判定したものについて、各図形共通欠陥として
識別判定する事を特徴としたパターン検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116388A JPS60261135A (ja) | 1984-06-08 | 1984-06-08 | 検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116388A JPS60261135A (ja) | 1984-06-08 | 1984-06-08 | 検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60261135A true JPS60261135A (ja) | 1985-12-24 |
Family
ID=14685783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116388A Pending JPS60261135A (ja) | 1984-06-08 | 1984-06-08 | 検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261135A (ja) |
-
1984
- 1984-06-08 JP JP59116388A patent/JPS60261135A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH061370B2 (ja) | マスク欠陥検査装置 | |
| US20070165938A1 (en) | Pattern inspection apparatus and method and workpiece tested thereby | |
| US7113629B2 (en) | Pattern inspecting apparatus and method | |
| US8055056B2 (en) | Method of detecting defects of patterns on a semiconductor substrate and apparatus for performing the same | |
| US12062166B2 (en) | Method and system for diagnosing a semiconductor wafer | |
| JPS60261135A (ja) | 検査装置 | |
| JP2004286532A (ja) | 外観検査方法及びその装置 | |
| JPS61207953A (ja) | 自動外観検査装置 | |
| JPH06331653A (ja) | Ｘ−ｙ回路基板検査装置におけるプローブ間誤差測定方法 | |
| JPS62233746A (ja) | チツプ搭載基板チエツカ | |
| JPS60120519A (ja) | ホトマスクおよび自動欠陥検査装置 | |
| JPS6165444A (ja) | 被検査チツプの回路パタ−ン外観検査方法並びにその装置 | |
| JP2982413B2 (ja) | 共通欠陥検査方法 | |
| JPS63135849A (ja) | 基板検査システム | |
| JPH06331327A (ja) | クリーム半田印刷状態の検査方法 | |
| JP2002195955A (ja) | 半導体欠陥検査方法及び半導体欠陥検査装置 | |
| KR100256806B1 (ko) | 반도체 웨이퍼 결함 검사시의 원점 통일 패턴 | |
| JPS61253448A (ja) | 異物検査装置 | |
| JPS61119034A (ja) | レチクル欠陥検査方法 | |
| JPS60253222A (ja) | 欠陥検査方法 | |
| JPS63271176A (ja) | 配線パタ−ンの位置合せ方法 | |
| JP2000206051A (ja) | 半導体検査装置 | |
| JPH0195529A (ja) | ウエーハのテスト方法 | |
| JPH04314400A (ja) | 連続検査装置 | |
| JPH1140638A (ja) | 半導体のパターン欠陥検査装置及び方法 |