JPS60256290A - Pattern check device - Google Patents
Pattern check deviceInfo
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- JPS60256290A JPS60256290A JP59112642A JP11264284A JPS60256290A JP S60256290 A JPS60256290 A JP S60256290A JP 59112642 A JP59112642 A JP 59112642A JP 11264284 A JP11264284 A JP 11264284A JP S60256290 A JPS60256290 A JP S60256290A
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- pattern
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Character Discrimination (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Image Processing (AREA)
- Closed-Circuit Television Systems (AREA)
- Image Analysis (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、パターン検査装置、特に、光電変換スキャナ
で走査して得られた検査対象物のパターン形成状態を検
査するパターン検査装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a pattern inspection apparatus, and particularly to a pattern inspection apparatus that inspects the pattern formation state of an inspection object obtained by scanning with a photoelectric conversion scanner.
従来のパターン検査装置は、検査対象物に形成されたパ
ターンが複数個の直線より構成されている場合に、各構
成要素である直線の直線性を検査してパターン形成状態
の良否を判定するために、光電変換スキャンで走査して
得られた検査対象物の入力画像よりパターンエッヂ位置
を検出し、そのパターンエッヂ位置をベクトルスキャン
により順次トレースしてゆき、その位置座標の接続関係
によりパターンエッチの接続方向を計算し、直線性を検
査する方法が用いられていた。この場合、ベクトルスキ
ャンによりパターンエッヂ位置を順次トレースして接続
方向を計算するために、前のパターンエッチ位置の座標
を絖み出して、現在読み出したパターンエッチ位置座標
との関係よりめているので、検査のための処理速度が遅
いという欠点がめった。When a pattern formed on an object to be inspected is composed of a plurality of straight lines, conventional pattern inspection equipment inspects the linearity of each constituent straight line to determine whether the pattern formation condition is good or bad. First, the pattern edge position is detected from the input image of the inspection object obtained by scanning with photoelectric conversion scan, and the pattern edge position is sequentially traced by vector scan, and the pattern etch is determined based on the connection relationship of the position coordinates. A method of calculating the connection direction and testing linearity was used. In this case, in order to calculate the connection direction by sequentially tracing the pattern edge positions using vector scanning, the coordinates of the previous pattern etch position are extracted and determined from the relationship with the currently read pattern etch position coordinates. However, the drawback is that the processing speed for inspection is slow.
本発明の目的は慣責のための処理速就を向上できるパタ
ーン検査装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a pattern inspection apparatus that can improve processing speed for routine use.
すなわち、本発明の目的は、前述のベクトルスキャンを
用いていた従来のパターン検査装置での欠点であった処
理時間の短縮を計るために、ラスクスキャンによるパタ
ーン検査装置を提供することである。That is, an object of the present invention is to provide a pattern inspection apparatus using rask scan in order to reduce the processing time, which was a drawback of the conventional pattern inspection apparatus using vector scan.
すなわち、本発明の目的は、検査対象物のパターンが複
数個の直線より構成されている場合に、各構成要素であ
る直線の+Nll1i性を検査して、パターン形成状態
の良否を判定するために、光電変換スキャナで走査して
得られる検査対象物の人力画像より、ラスクスキャンに
よりパターンエッチ位置全順次検出し、さらに、この各
パターンエッヂ位置における法線方向値を、ラスクスキ
ャンによりあらかじめ算出してメモリに記憶させ、次に
この値を逐次読み出して、その変化量よりパターンの直
線性を検査するパターン検査装置を提供することにおる
。That is, an object of the present invention is to inspect the +Nll1i property of each constituent straight line when a pattern of an object to be inspected is composed of a plurality of straight lines, and to determine whether the pattern formation state is good or bad. , All pattern etch positions are sequentially detected by rusk scanning from a manual image of the inspection object obtained by scanning with a photoelectric conversion scanner, and the normal direction value at each pattern edge position is calculated in advance by rusk scanning. It is an object of the present invention to provide a pattern inspection apparatus that stores the values in a memory, then sequentially reads out the values, and inspects the linearity of the pattern based on the amount of change.
すなわち本発明の目的は処理速度の速いパターン検査装
置を提供することにある。That is, an object of the present invention is to provide a pattern inspection device with high processing speed.
本発明のパターン検査装置は、検査対象物全光電変換ス
キャナで走査して読み出したパターンを10“、111
の2値化画像に変換する2値化回路と、前記2値化画像
をラスクスキャンにより走査してIOlから111へ、
あるいはll″からMQuへ変化する位置をパターンエ
ッヂ位置として順次検出するエッヂ検出回路と、検出し
た前記パターンエッヂ位置を中心として(2N+1)X
(2N+1)画素の2値の状態を同時に出力する画像切
り出し回路と、前記画像切シ出し回路の出力のうち前記
パターンエッヂ位置を中心として半径Nの円周上の2値
状態を同時に出力する円走査回路と、この走査した円の
円周上の2値状態をあらかじめ決められた位置より順次
スキャンしてゆき、101から111に変化する位置と
、11′から101に変化する位置の2箇所をそれぞれ
検出するカウンタ回路と、これら2箇所のカウント値よ
シ平均値を算出し、これを検出された前記パターンエッ
チ位置での法線方向の値とする法線検出回路と、前記法
線方向値をラスクスキャンのスキャン位置に同期して記
憶させるためのメモリ回路と、記憶された前記法線方向
値を記憶されてい一5=
る位置の接続関係にもとづいて順次トレースして読み出
す続出回路と、順次読み出された前記法線方向値の変化
量を逐次求めて検査対象物の直線性の検査を行なう検査
回路とを含んで構成される。The pattern inspection device of the present invention scans and reads the pattern of the object to be inspected using a full photoelectric conversion scanner.
a binarization circuit that converts the binarized image into a binarized image; and a binarization circuit that scans the binarized image by Rask scan from IO1 to 111;
Alternatively, an edge detection circuit that sequentially detects the position changing from ll'' to MQu as a pattern edge position, and (2N+1)X centering on the detected pattern edge position.
An image cutting circuit that simultaneously outputs the binary states of (2N+1) pixels, and a circle that simultaneously outputs the binary states on a circumference of a radius N centered at the pattern edge position among the outputs of the image cutting circuit. The scanning circuit sequentially scans the binary state on the circumference of the scanned circle from a predetermined position, and detects two positions: the position where it changes from 101 to 111, and the position where it changes from 11' to 101. a counter circuit that detects each, a normal detection circuit that calculates an average value from the count values at these two locations and uses this as a value in the normal direction at the detected pattern etching position, and the normal direction value. a memory circuit for storing the normal direction value in synchronization with the scanning position of the rask scan, and a succession circuit for sequentially tracing and reading out the stored normal direction value based on the connection relationship of the stored position. and a testing circuit that tests the linearity of the object to be tested by sequentially determining the amount of change in the normal direction values that have been read out sequentially.
次に、本発明の実施例について、図面金診照して詳細に
説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
第1図は、本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
第1図に示すパターン検査装置において、光電変換スキ
ャナ100を走査して絖み出された検査対象物の入力画
像101は、2値化回路102で2値化画像103に変
換される。この2値化画像に対して、エッヂ検出回路1
04により、パターンエッヂ位置が検出され、パターン
エッヂ信号105が出力さ扛る。また、2値化画像10
3は、画像切り出し回路106に入力さn、(2N+1
)x(2N+1)画素107が切り出され、円走査回路
108で円周上の画素109のみが取9出される。この
円周上の画素109の2値状態を、あ6−
らかしめ決められた位置よシ順次スキャンしてゆき、′
01から111に変化する位置および111から01に
変化する位置の2箇所がカウンタ回路110によりめら
れ、カウント値111として出力される。この2箇所の
カウント値より法線検出回路112によシ平均値がめら
れ、法線方向値113として出力される。この法線方向
値113は、メモリ回路114にラスクスキャンのスΦ
ヤン位置に同期して記憶される。次に、この記憶された
法線方向値115は、読出(ロ)路116により順次読
み出さnlその記憶されている位置関係にもとついて順
次トレースされる。この順次読み出された法線方向値1
17は、倹食回路118に加えられ、変化量を算出して
基準値との比較が行なわれて、検査対象物の+1m性の
検査が行なわれ、判定信号119が出力される。In the pattern inspection apparatus shown in FIG. 1, an input image 101 of an object to be inspected scanned by a photoelectric conversion scanner 100 is converted into a binarized image 103 by a binarization circuit 102 . For this binarized image, the edge detection circuit 1
04, the pattern edge position is detected and a pattern edge signal 105 is output. In addition, the binarized image 10
3 is input to the image cutting circuit 106 n, (2N+1
)x(2N+1) pixels 107 are extracted, and a circular scanning circuit 108 extracts only pixels 109 on the circumference. The binary state of the pixel 109 on this circumference is sequentially scanned from the predetermined position.
Two positions, the position where the value changes from 01 to 111 and the position where the value changes from 111 to 01, are determined by the counter circuit 110 and output as a count value 111. An average value is determined by the normal line detection circuit 112 from the count values at these two locations, and is output as a normal line direction value 113. This normal direction value 113 is stored in the memory circuit 114 as
It is stored in synchronization with the YANG position. Next, the stored normal direction values 115 are sequentially read out by a readout path 116 and sequentially traced based on the stored positional relationship. This sequentially read normal direction value 1
17 is added to the frugality circuit 118, the amount of change is calculated and compared with a reference value, the +1m characteristic of the object to be inspected is tested, and a determination signal 119 is output.
第2図は第1図に下す画像切り出し回路106の一例を
示す構成図で必る。FIG. 2 is a block diagram showing an example of the image cutting circuit 106 shown in FIG. 1.
第2図に示す画像切り出し回路は、ラスクスキャンによ
り走査して読み出された入力2値化画像から(2N+l
)X (2N+1 )画素の2値の状態を同時に出力
する。すなわち、ラスクスキャンによシ走査して読み出
された2値化画像は、遅延回路1に入力される。遅延回
路1の出力は遅延回路2へ入力きれ、遅延回路2の出力
は、遅延回路3へ入力される。この遅延回路を(2N+
1)個用意し、M番目(M=1〜2N)の遅延回路Mの
出力は、M+1番目(M=1〜2N)の遅延回路(M+
1)の入力信号として加えられる。また、同時に、これ
ら遅延回路の出力は、(2N+1)Bit長のシフトレ
ジスタの入力信号として加えられ、シリアルに入力され
た2(ll!化画像画像ラレルに出力される。すなわち
、第2図に示きれるような画像切シ出し回w1106の
回路構成を用いることにより、ラスクスキャンにより読
み出された2値化画像から、シフトレジスタのパラレル
出力4子より(2N+1 )x(2N+1 )画素の画
像が出力される。The image cutting circuit shown in FIG. 2 extracts (2N+l
)X (2N+1) The binary states of the pixels are output simultaneously. That is, the binarized image scanned and read out by Rask scan is input to the delay circuit 1. The output of delay circuit 1 can be input to delay circuit 2, and the output of delay circuit 2 can be input to delay circuit 3. This delay circuit is (2N+
1) are prepared, and the output of the Mth (M=1 to 2N) delay circuit M is the output of the M+1st (M=1 to 2N) delay circuit (M+
1) is added as an input signal. At the same time, the outputs of these delay circuits are added as input signals to a (2N+1) Bit length shift register, and output to the serially input 2(ll!) image parallel. In other words, as shown in FIG. By using the circuit configuration of the image cutting circuit w1106 as shown in the figure, an image of (2N+1) x (2N+1) pixels is generated from the binary image read out by rask scan from the four parallel outputs of the shift register. Output.
第3図は第1図に示すエッヂ検出回路104の一例を示
す構成図である。FIG. 3 is a configuration diagram showing an example of the edge detection circuit 104 shown in FIG. 1.
第3図に示すエッチ検出回路は、入力された2値化画偉
をラスクスキャンによシ走査して、101からIllへ
あるいは111からIQIへ変化する位置をパターンエ
ッヂ位置として順次検出する。The etch detection circuit shown in FIG. 3 scans the input binarized image using a rask scan and sequentially detects positions where the pattern changes from 101 to Ill or from 111 to IQI as pattern edge positions.
すなわち、前述した画像切シ出し回路よ多出力される(
2N+1 )X (2N+1 )画素のうち、BNl
* CN+ FNlの信号が端子20,21.22にそ
れぞれ印加され、ゲート素子より10#から11−へ変
化するパターンエッヂ位置および“11から“Omへ変
化するパターンエッヂ位置が検出され、出力端子24に
パターンエッチ信号として出力される。In other words, multiple outputs are output from the image cutting circuit described above (
2N+1 )X (2N+1) pixels, BNl
*The CN+FNl signal is applied to the terminals 20, 21.22, respectively, and the pattern edge position changing from 10# to 11- and the pattern edge position changing from "11 to "Om" are detected by the gate element, and the output terminal 24 is output as a pattern etch signal.
第4図は第1図に示す円走査回路の動作を説明する説明
図である。すなわち、画像切り出し回路の出力のうち、
パターンエッチ位置を中心として、半径(N=6の場合
)の円周上の2値状態を同時に出力する円走査回路を説
明するだめの図である。FIG. 4 is an explanatory diagram illustrating the operation of the circular scanning circuit shown in FIG. 1. That is, among the outputs of the image cutting circuit,
FIG. 3 is a diagram for explaining a circular scanning circuit that simultaneously outputs binary states on a circumference of a radius (in the case of N=6) with the pattern etching position as the center;
前述の画像切シ出し回路106から出力される(2N+
1)X(2N+1)画素より、第4図で示される円周上
の画素のみを取り出すことによシ、−9=
等測的に入力された2値化画像に対して円走査を施すこ
とになる。(2N+
1) By extracting only the pixels on the circumference shown in Figure 4 from X(2N+1) pixels, -9 = Performing circular scanning on the isometrically input binarized image. become.
第5図は第1図に示すカウンタ回路110の一例を示す
構成図である。FIG. 5 is a configuration diagram showing an example of the counter circuit 110 shown in FIG. 1.
第5図に不すカウンタ回路は、前述の走査した円の円周
上の2値状態を、あらかじめ決められた位置よシ順次ス
キャンしてゆ@、’o’から111に変化する位置と、
′11からIQIに変化する位置の2箇所をそれぞれ検
出する。前述した、エッチ検出回路104で検出したパ
ターンエッヂ位置で、円走査回路108よ多出力される
円周上の2値状態は、シフトレジスタ42のパラレル入
力端子40に入力さ扛、シフトクロック41でIBit
と、シリアルデータ45は、ゲート素子44によシ、′
11から101に変化する信号47とIQIからIIM
へ変化する信号48が出力される。また、シフトクロッ
ク41はカウンタ49に入力でれ、めらかしめ設定され
た位置からの距離がカラ lO−
ントされ、カウント出力54として出力される。The counter circuit shown in FIG. 5 sequentially scans the binary state on the circumference of the scanned circle from predetermined positions, and the position changing from 'o' to 111.
Two positions where the value changes from '11 to IQI are detected. At the pattern edge position detected by the etch detection circuit 104 described above, the binary state on the circumference outputted multiple times by the circular scanning circuit 108 is inputted to the parallel input terminal 40 of the shift register 42 and is input by the shift clock 41. IBit
, the serial data 45 is sent to the gate element 44, '
Signal 47 changing from 11 to 101 and IQI to IIM
A signal 48 that changes to is output. Further, the shift clock 41 is input to a counter 49, and the distance from the smoothed position is counted and output as a count output 54.
このカウント値54は、ラッチ50によって、111か
ら101に変化する信号47でラッチされ、111から
10@に変化する位置信号52が出力される。This count value 54 is latched by the latch 50 with a signal 47 changing from 111 to 101, and a position signal 52 changing from 111 to 10@ is output.
また、カウントfli54は、ラッチ51によって、I
QIからl11に変化する信号48でラッチされ、IQ
Iからl11に変化する位置信号53が出力される。す
なわち、カウンタ回路110では、このような回路構成
を用いることにより、前述の走査した円の円周上の2値
状態を、あらかじめ決められた位置より順次スキャンし
てゆき、−〇−から111K変化する位置と、111か
らIQIK変化する位置の2箇所がそれぞれ検出さ扛る
。Further, the count fli54 is set by the latch 51 to
Latched by signal 48 changing from QI to l11, IQ
A position signal 53 changing from I to l11 is output. That is, by using such a circuit configuration, the counter circuit 110 sequentially scans the binary states on the circumference of the scanned circle described above from a predetermined position, and changes from -〇- to 111K. Two locations are detected: the location where the IQIK changes from 111, and the location where the IQIK changes from 111.
第6図は、第1図に示す法線検出回路112の一例を示
す構成図である。すなわち、前述のカウンタ回路110
によって検出された101から111に変化する位置信
号およびl11からIQIに変化する位置悟号は、加算
器62の入力端子61および62にそれぞれ入力され、
加算値63として出力される。この加算1ぼ63は、シ
フトレジスタ64によって1Bitシフトされ、平均値
を算出し、この値が検出された前記パターンエッヂ位置
での法線方向値65として出力きれ、メモリに記憶され
る。FIG. 6 is a configuration diagram showing an example of the normal line detection circuit 112 shown in FIG. 1. That is, the counter circuit 110 described above
The position signal changing from 101 to 111 and the position signal changing from l11 to IQI detected by are input to input terminals 61 and 62 of an adder 62, respectively,
It is output as an added value 63. This addition 1-63 is shifted by 1 Bit by a shift register 64, an average value is calculated, and this value is outputted as a normal direction value 65 at the detected pattern edge position and stored in the memory.
第7図は第1図に示す続出回路116の動作を説明する
ための説明図である。すなわち、第7図は、メモリに記
憶された法線方向値を、記憶されている位置の接続関係
にもとづいて、順次トレースして読み出す動作を説明す
る説明図である。メモリの内容は、第7図に示されるよ
うな3×3のデータ66として、前述の画像切り出し回
路106と同様の回路構成によシ切り出され、その中心
aの値が、法線方向値が記憶されている位置にくるまで
走査される。次に、この走査した位置において、周辺の
8個のデータblC0d、e、f1g、h。FIG. 7 is an explanatory diagram for explaining the operation of the continuation circuit 116 shown in FIG. 1. That is, FIG. 7 is an explanatory diagram illustrating the operation of sequentially tracing and reading the normal direction values stored in the memory based on the connection relationship of the stored positions. The contents of the memory are cut out as 3×3 data 66 as shown in FIG. 7 by a circuit configuration similar to the image cutout circuit 106 described above, and the value of the center a is the normal direction value. It is scanned until it reaches the memorized position. Next, at this scanned position, eight peripheral data blC0d, e, f1g, h.
i全+11it次スキャンして、これらのうちで法線方
向値が記憶されている位置が、次の3X3のデータの切
り出しを行なったときの中心位置となるように、メモリ
アドレスを制御してメモリの内容を絖み出す。この処理
をくり返すことによりメモリに記憶された法線方向値を
、記憶さnている位置の接続関係にもとづいて順次トレ
ースして読み出される。The memory address is controlled so that the position where the normal direction value is stored will be the center position when the next 3x3 data is cut out. Figure out the content. By repeating this process, the normal direction values stored in the memory are sequentially traced and read out based on the connection relationship of the stored positions.
第8図は第1図に示す検査回路の一例を示す構成図であ
る。FIG. 8 is a configuration diagram showing an example of the test circuit shown in FIG. 1.
すなわち、第8図に示す検査回路は、駆次絖み出された
法線方向値の変化量を逐次求めて、検査対象物に形成さ
れたパターンのttst性の検査を行なう。前述の読出
回路116によって順次読み出された法線方向値は、入
力端子70に入力さn1ラツチ71でラッチされて、法
線方向値73として出力される。次に1法線方向値をト
レースして読み出されたイ直は、ラッチ72によってラ
ッチされ法線方向値74として出力される。差分器75
では、このように交互にラッチされた2つの法線方向値
73.74の差がめられ、比較器77で、あらかじめ設
定した基準値78と比較され、前記の差がこの基準値よ
り大きい場合に、直膨性よりずれているという判定信号
79が出力される〇第9図は、第1図に示すパターン検
査装置にお13−
いて、前述の法線方向値を算出する動作を説明するだめ
の説明図である。前述したように、入力2値化画像から
、エッチ検出回路104によって、パターンエッヂ位置
81が検出され、円走査回路108によってこの検出し
たパターンエッヂ位置を中心とし九円雑食が施され、円
周82上の211N状態が出力される。この円周上の2
値状態は、あらかじめ決められた位[83より順次スキ
ャンさn、’o’から111に変化する位置84とII
Iから101に変化する位置84の2箇所がカウンタ回
路110によって検出され、これらの2箇所のカウント
値より平均値を算出して、この値が検出された前記パタ
ーンエッヂ位置での法線方向値として、法線検出回路1
12でめられる。この法線方向値は、数値としてめられ
るが、第9図においては基準点83からの円周上の距離
として、擬似的にベクトル量85で図示しである。この
ような処理が、各パターンエッヂ位置で行なわれ、各パ
ターンエッヂ位置での法線方向値がラスクスキャンによ
シ逐次求められる。That is, the inspection circuit shown in FIG. 8 sequentially determines the amount of change in the normal direction value of the drive pattern and inspects the ttst property of the pattern formed on the object to be inspected. The normal direction values sequentially read out by the aforementioned readout circuit 116 are input to the input terminal 70, latched by the n1 latch 71, and output as the normal direction value 73. Next, the straight line read out by tracing one normal direction value is latched by a latch 72 and output as a normal direction value 74. Differentiator 75
Then, the difference between the two normal direction values 73 and 74 latched alternately in this way is determined and compared with a preset reference value 78 in the comparator 77, and if the difference is larger than this reference value, , a judgment signal 79 indicating that the pattern deviates from the direct swelling property is output. FIG. 9 is a diagram illustrating the operation of calculating the above-mentioned normal direction value in the pattern inspection apparatus shown in FIG. 1. FIG. As described above, the etch detection circuit 104 detects the pattern edge position 81 from the input binarized image, and the circular scanning circuit 108 performs a nine-circle omnivorous scan centered on the detected pattern edge position, and the circumference 82 The above 211N state is output. 2 on this circumference
The value states are scanned sequentially from predetermined positions [83 to n, positions 84 and II changing from 'o' to 111.
The counter circuit 110 detects two locations at the position 84 where I changes to 101, calculates an average value from the count values at these two locations, and calculates the average value as the normal direction value at the detected pattern edge position. As, normal detection circuit 1
I was born at 12. This normal direction value is expressed as a numerical value, but in FIG. 9, it is shown as a pseudo vector quantity 85 as a distance on the circumference from the reference point 83. Such processing is performed at each pattern edge position, and the normal direction value at each pattern edge position is successively determined by rask scan.
14−
第10図は、谷パターンエッヂ位置で算出される法線方
向値より、検査対象物に形成されたパターンの直線性を
検査する動作を説明するための説明図である。第9図と
同様に、第10図において、各パターンエッヂ位置で算
出された法線方向値は、ベクトル量91で示さ扛ている
。M2O図に示されるように、この法線方向値91は、
直線性が保たれている場合には同一の値となるが、非直
線部分92ではその値が変化する。そこで、この法線方
向値の変化量を検出することにより直線性よシはずれる
箇所の検出が可能となる。14- FIG. 10 is an explanatory diagram for explaining the operation of inspecting the linearity of a pattern formed on an object to be inspected based on the normal direction value calculated at the valley pattern edge position. Similar to FIG. 9, in FIG. 10, the normal direction value calculated at each pattern edge position is represented by a vector quantity 91. As shown in the M2O diagram, this normal direction value 91 is
When linearity is maintained, the values are the same, but in the non-linear portion 92, the values change. Therefore, by detecting the amount of change in this normal direction value, it is possible to detect a location where linearity deviates.
本発明のパターン検査装置itは、嶺数個の直線よプ構
成されている検査対象物の入力画像のパターンエッヂ位
置における法線方向値をラスクスキャンでめることによ
り、パターンの直線性Kl−fi査して、パターン形成
状態の良否を判定しているため、検査のだめの処理時間
を短縮できるという効果がある。The pattern inspection apparatus IT of the present invention determines the linearity of the pattern Kl- by determining the normal direction value at the pattern edge position of the input image of the inspection object, which is composed of several straight lines, by rask scanning. Since the quality of the pattern formation state is determined by performing the FI inspection, there is an effect that the processing time for inspection can be shortened.
すなわち本発明のパターン検査装置は処理速度を速くで
きるという効果がある。That is, the pattern inspection apparatus of the present invention has the effect of increasing the processing speed.
第1図は本発明の一実施例を示すブロック図、第2図は
第1図に示す画像切り出し回路の一例を示す構成図、第
3図は第1図に示すエッヂ検出回路の一例を示す構成図
、第4図は第1図に示す円走査回路の動作を説明するだ
めの説明図、第5図は第1図に示すカウンタ回路の一例
を示す構成図、第6図は第1図に不す法−検出回路の一
例を示す構成図、第7図は第1図に示す続出回路の動作
を説明するための説明[F]、第8図は第1図に示す検
査回路の一例を示すための構成図、第9図は第1図に示
す実施例において法線方向に−)H出する動作を説明す
るだめの説明図、第10図は第1図に示す実施例におい
て形成されたパターンの直線性を検査する動作を説明す
るための説明図である。
10・・・・・・端子、11・・・・・・遅延回路、1
2・・・・・・シフトレジスタ、20,21.22・・
・・・・端子、23・・・・・・ゲート素子、24・・
・・・・出力端子、30・・・・・・(2N+1 )X
(2N+1 )画素、31・・・・・・円周上画素、
40・・・・・・パラレル入力端子、41・・・・・・
シフトクロック、42・・・・・・シフトレジスタ、4
3・・・・・・フリップフロップ、44・・・・・・ゲ
ート素子、45・・・・・・シリアルデータ、46・・
・・・・フリップフロップ出力、47・・・・・・信号
、48・・・・・・信号、49・・・・・・カウンタ、
50・・・・・・ラッチ、51・・・・・・ラッチ、5
2・・・・・・位置信号、53・・・・・・位置信号、
54・・・・・・カウント出力、60・・・・・・入力
端子、61・・・・・・入力端子、62・・・・・・加
算器、63・・・・・・加算値、64・・・・・・シフ
トレジスタ、65・・・・・・法線方向値、66・・・
・・・3×3データ、70・・・・・・入力端子、71
・・・・・・ラッチ、72・・・・・・ラッチ、73・
・・・・・法線方向値、74・・・・・・法線方向値、
75・・・・・・差分器、76・・・・・・差信号、7
7・・・・・・比較器、78・・・・・・基準値、79
・・・・・・判定信号、80・・・・・・2値化画偉、
81・・・・・・パターンエッヂ位置、82・・・・・
・円周、83・・・・・・基準位置、84・・・・・・
変化位置、85・・・・・・ベクトル量、90・・・・
・・2値化画像、91・・・・・・ベクトル量、92・
・・・・・非直線部分、100・・・・・・光電変換ス
キャナ、101・・・・・・入力画像、17−
102・・・・・・2値化回路、103・・・・・・2
値化画像、104・・・・・・エッヂ検出回路、105
・・・・・・パターンエッヂ信号、106・・・・・・
画像切り出し回路、107・・・・・・(2N+1 )
X(2N+1 )画素、108・・・・・・円走査回路
、109・・・・・・円周上画素、110・・・・・・
カウンタ回路、111・・・・・・カウント値、112
・・・・・・法線検出回路、113・・・・・・法線方
向値、114・・・・・・メモリ回路、115・・・・
・・法線方向値、116・・・・・・続出回路、117
・・・・・・法線方向値、118・・・検査回路、11
9・・・・・・判定信号。
代理人弁理士内 原 晋
一ノパ
18−
第3図
?3
ダ
L−−J
第5閏
第4図
553−FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing an example of the image cutting circuit shown in FIG. 1, and FIG. 3 is a block diagram showing an example of the edge detection circuit shown in FIG. 1. 4 is an explanatory diagram for explaining the operation of the circular scanning circuit shown in FIG. 1, FIG. 5 is a construction diagram showing an example of the counter circuit shown in FIG. 1, and FIG. 6 is a diagram illustrating the operation of the circular scanning circuit shown in FIG. 7 is an explanation [F] for explaining the operation of the continuous circuit shown in FIG. 1, and FIG. 8 is an example of the inspection circuit shown in FIG. 1. FIG. 9 is an explanatory diagram for explaining the operation of outputting -)H in the normal direction in the embodiment shown in FIG. 1, and FIG. FIG. 3 is an explanatory diagram for explaining the operation of inspecting the linearity of a pattern that has been made. 10...Terminal, 11...Delay circuit, 1
2...Shift register, 20, 21.22...
...Terminal, 23...Gate element, 24...
...Output terminal, 30...(2N+1)X
(2N+1) pixels, 31...pixels on the circumference,
40...Parallel input terminal, 41...
Shift clock, 42...Shift register, 4
3...Flip-flop, 44...Gate element, 45...Serial data, 46...
...Flip-flop output, 47...signal, 48...signal, 49...counter,
50...Latch, 51...Latch, 5
2...Position signal, 53...Position signal,
54...Count output, 60...Input terminal, 61...Input terminal, 62...Adder, 63...Addition value, 64...Shift register, 65...Normal direction value, 66...
...3x3 data, 70...Input terminal, 71
...Latch, 72...Latch, 73.
...Normal direction value, 74...Normal direction value,
75...Differentiator, 76...Difference signal, 7
7...Comparator, 78...Reference value, 79
...Judgment signal, 80...Binarization image quality,
81...Pattern edge position, 82...
・Circumference, 83...Reference position, 84...
Change position, 85...Vector amount, 90...
...Binarized image, 91...Vector amount, 92.
...Non-linear portion, 100...Photoelectric conversion scanner, 101...Input image, 17-102...Binarization circuit, 103...・2
Valued image, 104...Edge detection circuit, 105
...Pattern edge signal, 106...
Image cutting circuit, 107... (2N+1)
X (2N+1) pixels, 108...Circular scanning circuit, 109...Pixels on the circumference, 110...
Counter circuit, 111...Count value, 112
... Normal detection circuit, 113 ... Normal direction value, 114 ... Memory circuit, 115 ...
...Normal direction value, 116...Continuous circuit, 117
...Normal direction value, 118...Test circuit, 11
9...Judgment signal. Representative Patent Attorney Shinichi Hara Nopa 18- Figure 3? 3 da L--J 5th leap 4th figure 553-
Claims (1)
ターンを101 、 l 11の2値化画像に変換する
2値化回路と、前記211f化画像をラスタスキャンに
よシ走査して101からlIIへめるいは11′から1
01へ変化する位置をパターンエッヂ位置として順次検
出するエッヂ検出回路と、検出した前記パターンエッチ
位置を中心として(2N+1 )x(2N+1 )画素
の2値の状態を同時に出力する画像切シ出し回路と、前
記画像切り出し回路の出力のうち前記パターンエッチ位
置を中心として半径Nの円周上の2値状態を同時に出力
する円走査回路と、この走査した円の円周上の2値状態
をめらかじめ決められた位置より順次スキャンしてゆき
、101から111に変化する位置と111から“Ol
に変化する位置の2箇所をそれぞれ検出するカウンタ回
路と、これら2m所のカウント値よシ平均値を算出して
これを検出された前記パターンエッヂ位置での法線方向
値とする法線検出回路と、前記法線方向値tラスタスキ
ャンのスキャン位置に同期して記憶させるだめのメモリ
回路と、記憶された前記法線方向値を記憶されている位
置の接続関係にもとづいて順次トレースして読み出す続
出回路と、順次読み出された前記法線方向値の変化音を
逐次求めて検査対象物の直線性の検査を行なう検査回路
とを含むことを特徴とするパターン検査装置。A binarization circuit converts the pattern read out by scanning the inspection object with a photoelectric conversion scanner into a binary image of 101, l11, and raster scans the 211f image from 101 to lII. Meri is 11' to 1
an edge detection circuit that sequentially detects a position changing to 01 as a pattern edge position; and an image cutting circuit that simultaneously outputs a binary state of (2N+1) x (2N+1) pixels centered on the detected pattern etch position. , a circular scanning circuit that simultaneously outputs binary states on a circumference of a radius N centered on the pattern etched position among the outputs of the image cutting circuit, and a circular scanning circuit that simultaneously outputs binary states on the circumference of the scanned circle. Scanning is performed sequentially from a predetermined position, and the position changes from 101 to 111 and from 111 to "Ol".
a counter circuit that detects two locations where the position changes, and a normal detection circuit that calculates the average value of the count values at these 2 m locations and uses this as the normal direction value at the detected pattern edge position. and a memory circuit for storing the normal direction value t in synchronization with the scan position of the raster scan, and sequentially tracing and reading out the stored normal direction value based on the connection relationship of the stored positions. 1. A pattern inspection device comprising: a successive output circuit; and an inspection circuit that inspects the linearity of an object to be inspected by sequentially determining the change sounds of the normal direction values read out sequentially.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59112642A JPS60256290A (en) | 1984-06-01 | 1984-06-01 | Pattern check device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59112642A JPS60256290A (en) | 1984-06-01 | 1984-06-01 | Pattern check device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60256290A true JPS60256290A (en) | 1985-12-17 |
JPH0363876B2 JPH0363876B2 (en) | 1991-10-02 |
Family
ID=14591837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59112642A Granted JPS60256290A (en) | 1984-06-01 | 1984-06-01 | Pattern check device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60256290A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004500565A (en) * | 2000-02-03 | 2004-01-08 | アプライド マテリアルズ インコーポレイテッド | Straight line defect detection |
-
1984
- 1984-06-01 JP JP59112642A patent/JPS60256290A/en active Granted
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004500565A (en) * | 2000-02-03 | 2004-01-08 | アプライド マテリアルズ インコーポレイテッド | Straight line defect detection |
JP4943616B2 (en) * | 2000-02-03 | 2012-05-30 | アプライド マテリアルズ インコーポレイテッド | Straight line defect detection |
Also Published As
Publication number | Publication date |
---|---|
JPH0363876B2 (en) | 1991-10-02 |
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