JPS60250396A - Liquid crystal display control integrated circuit - Google Patents
Liquid crystal display control integrated circuitInfo
- Publication number
- JPS60250396A JPS60250396A JP59107288A JP10728884A JPS60250396A JP S60250396 A JPS60250396 A JP S60250396A JP 59107288 A JP59107288 A JP 59107288A JP 10728884 A JP10728884 A JP 10728884A JP S60250396 A JPS60250396 A JP S60250396A
- Authority
- JP
- Japan
- Prior art keywords
- display
- display control
- signal
- circuit
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
技術分野
本発明はＬＣＤ （液晶）表示制御信号を発生する回路
に関し、特に、ＣＲＴ表示表示制御信号接続してＬＣＤ
表示を可能にする液晶表示制御集積回路装置に関する。Detailed Description of the Invention Technical Field The present invention relates to a circuit for generating LCD (liquid crystal) display control signals, and more particularly, to a circuit for generating LCD (liquid crystal) display control signals, and in particular, for generating LCD (liquid crystal) display control signals by connecting CRT display display control signals.
The present invention relates to a liquid crystal display control integrated circuit device that enables display.
従来技術
表示装置としてはＣＲＴが早くから使用されており、Ｃ
ＲＴＰ示関連ＩＣが多く開発されている。また最近ＬＣ
Ｄ表示装置も広く用いられるようになり、カラー表示の
実用化も近い等普及・開発が進んでいる。そして、ＣＲ
Ｔ表示制御回路とＬＣＤ表示制御回路の両方を備えてお
き、ＣＲＴ及びＬＣＤのいずれの表示をも可能とするこ
とが行なわれる。ところがその場合、ＣＲＴ表示制御用
のＩＣとＬＣＤ表示制御用のＩＣの少なくとも２つのチ
ップを備えなければならず、コストアップ及び消費電力
の増加といった欠点が生ずる。ＬＣＤ表示制御にはＣＲ
Ｔと異なった独特なタイミングが要求される。Conventional technology CRT has been used as a display device since early times, and CRT
Many RTP display related ICs have been developed. Also recently LC
D display devices have also become widely used, and their spread and development is progressing, with color displays almost coming to practical use. And C.R.
Both a T display control circuit and an LCD display control circuit are provided to enable display on both CRT and LCD. However, in that case, at least two chips, an IC for CRT display control and an IC for LCD display control, must be provided, resulting in disadvantages such as increased cost and increased power consumption. CR for LCD display control
A unique timing different from T is required.
第１図にＬＣＤ表示パネル１を示しており、そのコモン
側にはシフトレジスタ２．アナログドライバ６が備えら
れ、シフトレジスタ２のクロックドしてＬＰ（ラッチパ
ルス）が入力し、コモン開ａｌ信号がＤＹである。また
セグメント側にはシフトレジスタ４．ラッチ５．アナロ
グドジイバ６が備えられ、ドツトデータのタイミング信
号ＳＣＫでＤＯＴ（表示データ）がシフトレジスタ４に
書込まれ、次のラッチパルス信号ＬＰでその内容がラッ
チ５に移り、それが次の表示期間に表示される。FIG. 1 shows an LCD display panel 1, on the common side of which is a shift register 2. An analog driver 6 is provided, a clocked LP (latch pulse) of the shift register 2 is input, and a common open AL signal is DY. Also, on the segment side there is a shift register 4. Latch 5. An analog docker 6 is provided, and DOT (display data) is written into the shift register 4 using the timing signal SCK of dot data, and its contents are transferred to the latch 5 using the next latch pulse signal LP, which is used for the next display period. will be displayed.
コモン側、セグメント側のアナロゲドライバ３，６には
フレーム信号ＦＲＭが入カレ、フレーム１周期でＬＣＤ
にかかる電圧を交流化している。従来、このようなＬＣ
Ｄ表示制御信号を独自のｒｃによ多発生せしめているた
め、コストアップ及び消費′電力の増大をまねいている
。The frame signal FRM is input to the analog drivers 3 and 6 on the common side and segment side, and the LCD is output in one frame period.
The voltage applied to it is converted to alternating current. Conventionally, such LC
Since many D display control signals are generated by a unique RC, this increases cost and power consumption.
発明の目的
本発明は上記問題点を解決するだめになされたものであ
り、ＣＲＴ表示制御用ＩＣに接続してＬＣＤ表示制御信
号を発生する液晶表示制御集積回路装置を提供すること
をその目的とする。Purpose of the Invention The present invention has been made to solve the above-mentioned problems, and its purpose is to provide a liquid crystal display control integrated circuit device that is connected to a CRT display control IC and generates an LCD display control signal. do.
問題点解決の手段
本発明では、ＣＲ７表示制御回路の出力を用いてＬＣＤ
表示制御信号を得る。ＬＣＤでは、ＣＲＴの場合と異な
り、独特なタイミングが要求されるが、表示という動作
に関しては、共通する動作が多い。Means for Solving Problems In the present invention, the output of the CR7 display control circuit is used to display the LCD.
Obtain display control signals. Unlike CRTs, LCDs require unique timing, but they have many common operations when it comes to display.
本発明はこれに着目し、ＬＣＤ表示制御の入力として、
ＣＲ７表示制御の出力を用いる。The present invention focuses on this, and as an input for LCD display control,
The output of CR7 display control is used.
本発明のシステム構成の例を第２図に示す。表示データ
メモリ２１の内容は、表示制御用ＩＣ２２の制御のもと
に読出され、所用の表示タイミングと表示データがＣＲ
Ｔ ２３へ供給されて表示画面となり、また、同時にＬ
ＣＤ表示２４も行なわれる。表示装置としては、両方同
時に使用する必要はなく、一方のみを通常使用する。光
示制御ＩＣ２２は第５図に示すように、１チツプにＣＲ
Ｔ表示制御回路２５とＬＣＤ 表示制御回路２６を内蔵
する。本発明は特にこれを可能とするためのＬＣＤ表示
制御回路２６の構成に関し、以下実施例によって詳しく
説明する。FIG. 2 shows an example of the system configuration of the present invention. The contents of the display data memory 21 are read out under the control of the display control IC 22, and the desired display timing and display data are read out under the control of the display control IC 22.
It is supplied to T23 and becomes a display screen, and at the same time L
A CD display 24 is also performed. As a display device, it is not necessary to use both at the same time; only one is normally used. As shown in FIG. 5, the optical display control IC 22 has a CR on one chip.
It has a built-in T display control circuit 25 and an LCD display control circuit 26. The present invention particularly relates to the configuration of the LCD display control circuit 26 to make this possible, and will be described in detail below using embodiments.
発明の実施例
第４図において、ＣＬＫは表示データに同期したクロッ
ク信号で表示データに対して任意のクロック数（整数倍
）である。左側のＨ５ＹＮＣは水平同期信号入力、ＶＳ
ＹＮＣは垂直同期信号入力、ＢＬＮＫは各ラスクスキャ
ンの表示画面の開始を示す信号入力であシ、これらはＣ
Ｒ７表示タイミングである。Embodiment of the Invention In FIG. 4, CLK is a clock signal synchronized with display data and has an arbitrary number of clocks (integral multiple) with respect to display data. H5YNC on the left is horizontal synchronization signal input, VS
YNC is a vertical synchronization signal input, BLNK is a signal input indicating the start of the display screen for each rask scan, and these are C
This is the R7 display timing.
右側のＳＣＫ、 ＤＹ 、 ＦＲＭ 、 ＬＰはＬＣＤ
表示タイミングであｇ、ｓｃｘはデータクロックで表示
データの同期タイミングを示し、ＤＹはコモン開始信号
で、表示画面の始め又は終シを示す。ＦＲＭは７レ一ム
信号でＬＣＩ）表示装置の交流化タイミング信号である
。SCK, DY, FRM, LP on the right side are LCD
In the display timing, g and scx are data clocks indicating the synchronization timing of display data, and DY is a common start signal indicating the beginning or end of the display screen. FRM is a 7-frame signal and is an alternating current timing signal for the LCI display device.
ＬＰはラッチパルス出力であシ、表示データをＬＣＤ表
示させるタイミング信号である。LP is a latch pulse output and is a timing signal for displaying display data on the LCD.
第４図においてＬＣＤ表示制御回路は、ＣＬＫ、ＢＬＮ
Ｋ、 ＶＳＹＮＣ，Ｈ５ＹＮＣを入力として、ＬＣＤ表
示制御信号であるＳＣＫ、 ＤＹ 、 ＦＲＭ 、 Ｌ
Ｐを出力する。回路５１はＢＬＮＫ信号の表示期間によ
りＣＬＫを制御してＳＣＫ を出力する回路ブロックで
、この例ではＡＮＤゲートである。回路３２はＶＳＹＮ
Ｃによシ表示画面の始まシ又は終りを示すＤＹを発生す
る回路ブロックで、例ではＳ−Ｒ７リツプフロツプで示
した。In FIG. 4, the LCD display control circuit has CLK, BLN
K, VSYNC, H5YNC as input, LCD display control signals SCK, DY, FRM, L
Output P. The circuit 51 is a circuit block that controls CLK and outputs SCK according to the display period of the BLNK signal, and is an AND gate in this example. Circuit 32 is VSYN
C is a circuit block that generates DY indicating the start or end of the display screen, and is shown as an S-R7 lip-flop in the example.
回路３６はＶＳＹＮＣの入力毎に、交互に１＃、″′０
″を発生する回路ブロックであシ、例ではＴ型フリップ
フロップによる分周回路を示した。回路６４は、回路６
６で発生する１ｊｌ、 ＩＩＱＩＩ をＨ５ＹＮＣに同
期して発生するだめの回路ブロックで、例としてＤ型ク
リップフロップで示した。なお、回路６５〜３８はＣＬ
Ｋ信号で各々の出力信号を同期化する回路ブロックであ
り、Ｄ型ＦＦで示しているが、これらの回路は別途外部
へ設けても良い。次に、回路３９は表示データをパラレ
ル→シリアルに変換して、ＳＣＫ信号により ＤＯＴへ
表示データとして出力する回路ブロックであるが、スピ
ードが非常に速いので場合によっては外付けすることが
ある。The circuit 36 alternately outputs 1#, ″'0 for each input of VSYNC.
In this example, a frequency dividing circuit using a T-type flip-flop is shown.
This is a circuit block that generates 1jl and IIQII generated at H5YNC in synchronization with H5YNC, and is shown using a D-type clip-flop as an example. Note that the circuits 65 to 38 are CL
This is a circuit block that synchronizes each output signal with the K signal, and is shown as a D-type FF, but these circuits may be provided separately outside. Next, the circuit 39 is a circuit block that converts the display data from parallel to serial and outputs it as display data to the DOT using the SCK signal, but since the speed is very fast, it may be connected externally depending on the case.
第５図に、上記各信号のタイミングを示す波形図が示さ
れている。ＢＬＮＫが′ＬＨからＨ＃に上って表示期間
となり、Ｈ５ＹＮＣが′Ｈ″の間が水平同期信号期間で
あシ、該期間が表示されないようにＢＬＮＫ信号で抑え
ている。４列以下に示している波形は破線で示すごとく
圧縮表示している（デユーティ５０Ｘのごとくなしたの
は説明表示の都合上である）。Ｂ ＬＮＫに対応したそ
れぞれの区間にＨ５ＹＮＣがあＦ）、ＶＳＹＮＣがｔ′
ＨＭとなって１画面となる。FIG. 5 shows a waveform diagram showing the timing of each of the above signals. The period when BLNK rises from 'LH to H# to become the display period and H5YNC goes to 'H' is the horizontal synchronizing signal period, and this period is suppressed by the BLNK signal so that it is not displayed.It is shown in the 4th column and below. The waveform shown in FIG.
It becomes HM and becomes one screen.
ＳＣＫはＢＬＮＫ信号の表示期間にＣＬＫを制御して出
力し、ＤＹはＶＳＹＮＣにより生じ、ＦＲＭはＶＳＹＮ
Ｃの入力毎に交互に°゛１＃、“０＃を発生しており、
かつＨ５ＹＮＣに同期して出力しており、ＬＰはＨ５Ｙ
ＮＣに同期して発生している。SCK controls and outputs CLK during the display period of the BLNK signal, DY is generated by VSYNC, and FRM is generated by VSYN.
°゛1# and "0#" are generated alternately for each input of C,
And it is output in synchronization with H5YNC, and LP is H5Y
Occurs in synchronization with NC.
以上、本発明について実施例を示して説明したが、本発
明はこれに限るものでないことは明らかであり、回路６
１〜６９に多くの他の等価な回路構成を採用できるもの
である。Although the present invention has been described above with reference to embodiments, it is clear that the present invention is not limited to this.
1 to 69, many other equivalent circuit configurations can be adopted.
発明の効果 以上示したように、本発明によればＣＲＴのＢＬＮＫ。Effect of the invention As shown above, according to the present invention, the BLNK of CRT.
ＶＳＹＮＣ，Ｈ５ＹＮＣ，ＣＬＫ ノ入力信号によりＬ
ＣＤ （７）表示制御信号のＳＣＫ、 ＤＹ 、 ＦＲ
Ｍ、 ＬＰを発生することができ、ＣＲＴ表示表示制御
信号続してＬＣＤ表示を可能にすることができる。まだ
、ＣＲ７表示制御回路とＬＣＤ表示制御回路を１チツプ
化することをも可能にするものである。Low by VSYNC, H5YNC, CLK input signal
CD (7) Display control signals SCK, DY, FR
M, LP can be generated and a CRT display display control signal can subsequently be used to enable LCD display. It also makes it possible to integrate the CR7 display control circuit and the LCD display control circuit into one chip.
第１１はＬＣＤ表示パネル部を示す図、第２図は本発明
が適用されるシステム構成の例を示す図、第３図は本発
明が適用される液晶表示制御集積回路装置の例を示す図
、第４図は本発明の液晶表示制御集積回路装置の一実施
例の回路図、第５図は本発明における各表示制御信号の
波形図。
（主な符号）
１・・・ＬＣＤパネル、２１・・・表示データメモリ、
２６・・・ＣＲＴ、２４・・・ＬＣＤ、２５・・・ＣＲ
７表示制御回路、２６・・・ＬＣＤ表示制御回路、６１
・・・ＡＮＤ回路、６２・・・５−ＲＦＰ、５５−Ｔｍ
ＦＦ、３４−ＤｆＪＩＦＦ特許出願人富士通株式会社
代理人弁理士 玉 蟲 久 五 部（外１名）第 ４
図
第５図11 is a diagram showing an LCD display panel section, FIG. 2 is a diagram showing an example of a system configuration to which the present invention is applied, and FIG. 3 is a diagram showing an example of a liquid crystal display control integrated circuit device to which the present invention is applied. , FIG. 4 is a circuit diagram of an embodiment of the liquid crystal display control integrated circuit device of the present invention, and FIG. 5 is a waveform diagram of each display control signal in the present invention. (Main symbols) 1...LCD panel, 21...Display data memory,
26...CRT, 24...LCD, 25...CR
7 display control circuit, 26...LCD display control circuit, 61
...AND circuit, 62...5-RFP, 55-Tm
FF, 34-DfJIFF Patent Applicant Fujitsu Limited Representative Patent Attorney Hisashi Tamamushi Department 5 (1 other person) No. 4
Figure 5
Claims (1)
数のクロック信号、水平同期信号、垂直同期係号、及び
各ラスクスキャンの表示画面の開始を示す表示開始信号
を入力し、液晶表示制御信号を出力する回路であって、
前記表示開始信号の表示期間により前記クロックを制御
してデータのクロックを出力する回路ブロックと、垂直
同期信号により表示画面の始ま９又は終りを示す信号を
発生する回路と、垂直同期信号を分周し交互に１″。 ′０＃を発生し、該゛１”ｎ Ｑ ＃を前記水平同期信
号に同期して出力する回路ブロックとからなる液晶表示
制御集積回路装置。[Claims] A clock signal of an arbitrary number of clocks, a horizontal synchronization signal, a vertical synchronization coefficient, and a display start signal indicating the start of the display screen of each rask scan are inputted in synchronization with the display data. , a circuit that outputs a liquid crystal display control signal,
a circuit block that controls the clock according to the display period of the display start signal and outputs a data clock; a circuit that generates a signal indicating the start or end of the display screen according to the vertical synchronization signal; and a circuit block that divides the frequency of the vertical synchronization signal. and a circuit block that alternately generates 1''.'0# and outputs the 1''n Q# in synchronization with the horizontal synchronizing signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107288A JPS60250396A (en) | 1984-05-26 | 1984-05-26 | Liquid crystal display control integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107288A JPS60250396A (en) | 1984-05-26 | 1984-05-26 | Liquid crystal display control integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250396A true JPS60250396A (en) | 1985-12-11 |
| JPH0322638B2 JPH0322638B2 (en) | 1991-03-27 |
Family
ID=14455291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107288A Granted JPS60250396A (en) | 1984-05-26 | 1984-05-26 | Liquid crystal display control integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250396A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251794A (en) * | 1986-04-25 | 1987-11-02 | セイコーインスツルメンツ株式会社 | Interface circuit for liquid crystal display unit |
| JPH02165195A (en) * | 1988-12-20 | 1990-06-26 | Pfu Ltd | Automatic adjusting system for display position |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7351792B2 (en) | 2020-04-30 | 2023-09-27 | ホシデン株式会社 | sound collection device |
-
1984
- 1984-05-26 JP JP59107288A patent/JPS60250396A/en active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251794A (en) * | 1986-04-25 | 1987-11-02 | セイコーインスツルメンツ株式会社 | Interface circuit for liquid crystal display unit |
| JPH0476479B2 (en) * | 1986-04-25 | 1992-12-03 | Seiko Instr & Electronics | |
| JPH02165195A (en) * | 1988-12-20 | 1990-06-26 | Pfu Ltd | Automatic adjusting system for display position |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322638B2 (en) | 1991-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3522628B2 (en) | Semiconductor device and display device module | |
| JPS59133590A (en) | Driving circuit for matrix type display | |
| KR100954011B1 (en) | Display apparatus | |
| JPS59116790A (en) | Driving circuit for matrix type display | |
| JPS60250396A (en) | Liquid crystal display control integrated circuit | |
| US8179352B2 (en) | Gate driving apparatus and method for liquid crystal display panel | |
| CN101297349B (en) | Display, drive circuit of display, and method of driving display | |
| KR19990070226A (en) | Image signal processing apparatus for display apparatus and display apparatus using the same | |
| JPH09281931A (en) | Display device and circuit and method for driving it | |
| TWI258120B (en) | Driving module of monitor with multiple display outputs and method thereof | |
| KR100431626B1 (en) | Gate drive ic of liquid crystal display device, especially making a surface of pixel have uniform luminosity | |
| KR100206583B1 (en) | Polarity detecting circuit of synchronizing signal for liquid crystal display device | |
| JPS61198293A (en) | Display signal conversion circuit | |
| JPS60250395A (en) | Display control integrated circuit | |
| KR101246568B1 (en) | Method and device of displaying a landscape picture in a mobile display device, and mobile liquid crystal display device having the same | |
| JPH10268825A (en) | Display device having data driver | |
| KR100194692B1 (en) | Drive signal generator for gate line 0 | |
| KR100277502B1 (en) | Multi scan drive | |
| JPH10133173A (en) | Driving method for liquid crystal element, driving circuit for liquid crystal element, semiconductor integrated circuit device, and display device and electronic equipment | |
| JP2521651Y2 (en) | Display circuit of image display device | |
| KR20070083107A (en) | Display device and driving method of the same | |
| JPS63298286A (en) | Driving of display device | |
| KR20060081811A (en) | Display device and method driving the same | |
| KR19990026587A (en) | Drive circuit and panel structure of liquid crystal display device for extending gate signal | |
| JPH1069253A (en) | Liquid crystal display device |