KR100277502B1

KR100277502B1 - Multi scan drive

Info

Publication number: KR100277502B1
Application number: KR1019980050883A
Authority: KR
Inventors: 윤종수; 유병호
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1998-11-26
Filing date: 1998-11-26
Publication date: 2001-01-15
Also published as: KR20000033839A

Abstract

이 발명은 동일한 게이트 라인을 포함하는 복수의 영역으로 분할되고, 각 영역의 화소 전극의 위치가 지그재그인 LCD 패널과; 상기 LCD 패널의 상측에 위치하고 상기 제1 영역의 화소 전극과 제2 영역의 화소 전극에 동기된 데이터 신호를 인가하는 제1 소스 드라이버와, 상기 LCD 패널의 하측에 위치하여 상기 제3 및 제4 영역의 화소 전극에 데이터 신호를 인가하는 제2 소스 드라이버와, 상기 분할된 영역 수의 정수배 만큼의 게이트 드라이버를 포함하는 LCD 구동부와; 화소 데이터 신호를 시스템으로부터 입력받는 입력부와; 라이트 클럭 신호에 따라 상기 데이터 입력부의 출력 데이터를 저장하고, 리드 클럭 신호에 따라 설정된 패턴에 따라 저장된 데이터를 출력하는 프레임 메모리부와; 한 프레임내에 3회 이상의 게이트 구동 시작 신호와 데이터 출력 시작 신호를 상기 게이트 드라이버와 상기 제1 및 제2 소스 드라이버로 출력하고, 상기 프레임 메모리로부터 입력되는 화소 데이터 신호를 출력하는 화소 데이터 신호를 2등분하여 상기 제1 및 제2 소스 드라이버로 출력하는 제어부로 이루어져, 데이터 전압이 화소에 충전되는 시간을 충분히 길어지게 하는 효과가 있다.The present invention provides an LCD panel comprising: an LCD panel divided into a plurality of regions including the same gate line, wherein the pixel electrodes of each region are zigzag in position; A first source driver positioned above the LCD panel and configured to apply a data signal synchronized with the pixel electrode of the first region and the pixel electrode of the second region; and a third source region positioned below the LCD panel; An LCD driver including a second source driver for applying a data signal to a pixel electrode of the plurality of pixels, and a gate driver corresponding to an integer multiple of the number of divided regions; An input unit which receives a pixel data signal from a system; A frame memory unit for storing output data of the data input unit according to a write clock signal and outputting the stored data according to a pattern set according to a read clock signal; A pixel data signal outputting three or more gate driving start signals and a data output start signal to the gate driver and the first and second source drivers in one frame and outputting a pixel data signal input from the frame memory is divided into two equal parts. The controller is configured to output to the first and second source drivers, thereby making it possible to sufficiently lengthen the time for which the data voltage is charged in the pixel.

Description

Multi Scan Drive

본 발명은 액정 구동 장치에 관한 것으로서, 특히 LCD 화면을 3개 이상의 유효면적으로 나누고, 나누어진 유효 면적의 게이트 라인을 2회 이상 반복적으로 구동시키는 멀티 스캔(multi scan) 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal drive device, and more particularly, to a multi scan device for dividing an LCD screen into three or more effective areas and repeatedly driving a gate line of divided effective areas two or more times.

일반적으로 LCD 구동에 있어서 화면 크기가 대형화될수록 배선의 RC 지연에 의해 화소에 충전되는 데이터 전압의 충전율이 떨어진다. 이는 TFT LCD 구조 특성상 게이트 온 신호가 인가되는 동안에만 데이터 전압이 화소에 충전되어, LCD 화면이 대형화될수록 게이트 라인의 수가 증가하고 그에 따라 게이트 구동 주파수가 높게되어 게이트 온 시간 즉, 게이트 온 시간의 주기가 짧아지기 때문이다.In general, as the screen size increases in LCD driving, the charging rate of the data voltage charged in the pixel decreases due to the RC delay of the wiring. This is because, due to the characteristics of the TFT LCD, the data voltage is charged to the pixel only while the gate-on signal is applied, and as the LCD screen becomes larger, the number of gate lines increases and accordingly, the gate driving frequency becomes high, so that the period of gate-on time, that is, gate-on time, is increased. Is shortened.

이와 같이 데이터 전압의 충전율이 떨어지게 되면, LCD 화면의 밝기 차이로 나타나 균일성 불량을 유발시킬 수 있다.As such, when the charging rate of the data voltage is lowered, it may appear as a difference in brightness of the LCD screen, causing poor uniformity.

표1은 LCD 화면의 크기가 대형화됨에 따라 게이트 온 시간이 짧아짐을 보여주고 있다.Table 1 shows that the gate-on time becomes shorter as the LCD screen becomes larger.

화면 크기Screen size 게이트 배선Gate wiring 화소수The number of pixels 충전시간Charging time 10.4″ VGA10.4 ″ VGA 211.2mm211.2 mm 640×480×3640 × 480 × 3 32μs32 μs 12.1″ SVGA12.1 ″ SVGA 246.0mm246.0 mm 800×600×3800 × 600 × 3 27μs27 μs 13.3″ XGA13.3 ″ XGA 270.3mm270.3mm 1024×768×31024 × 768 × 3 21μs21 μs 17.0″ SXGA17.0 ″ SXGA 337.9mm337.9 mm 1280×1024×31280 × 1024 × 3 16μs16 μs 30.0″ UXGA30.0 ″ UXGA 609.5mm609.5 mm 1600×1200×31600 × 1200 × 3 13μs13 μs

<표1>과 같이 화면의 크기가 클수록 데이터 전압이 충전되는 시간이 줄어듬을 알 수 있다.As shown in Table 1, the larger the screen size is, the less time the data voltage is charged.

따라서, 종래에는 LCD 화면 크기가 커짐에 따라 데이터 충전 시간을 줄어드는 것을 보상하기 위해 도1과 같은 방법을 사용하였다.Therefore, conventionally, the method shown in FIG. 1 is used to compensate for the reduction of data charging time as the LCD screen size increases.

도1은 종래의 게이트 분할 구동을 위해 LCD 패널을 분할한 도면이다. 즉, 도1의 A는 듀얼 스캔 방식을 나타낸 것으로, 제1 및 제2 소스 드라이버(1, 2)를 LCD 패널의 상측과 하측에 위치시켜 게이트 온신호가 인가될 때 제1 소스 드라이버(1)는 상위 부분(UPP AREA)을 담당하고, 제2 소스 드라이버(2)는 하위 부분(LOWER AREA)을 담당하도록 하여 게이트 온 시간의 주기를 2배로 증가시켰다.1 is a diagram illustrating an LCD panel divided for a conventional gate division driving. That is, A of FIG. 1 illustrates a dual scan method, in which the first and second source drivers 1 and 2 are positioned above and below the LCD panel, and when the gate on signal is applied, the first source driver 1 is applied. Is responsible for the upper part (UPP AREA), and the second source driver 2 is responsible for the lower part (LOWER AREA) to double the period of the gate-on time.

도1의 B는 LCD 패널을 제1, 제2, 제3, 제4 영역(AREA1, AREA2, AREA3, AREA4)으로 4분할한 것으로, A와 같이 제1 및 제2 소스 드라이버(1, 2)가 패널의 상측과 하측에 위치시키고, 제1 및 제2 게이트 드라이버(3, 4)를 좌, 우측에 위치시켜 LCD 패널을 구동시킨다. 이때, 제1 소스 및 게이트 드라이버(1, 3)가 제1 영역(AREA1)을, 제1 소스 및 제2 게이트 드라이버(1, 4)가 제2 영역(AREA2)을, 제2 소스 및 제1 게이트 드라이버(2, 3)가 제3 영역(AREA3)을, 그리고 제2 소스 및 게이트 드라이버(2, 4)가 제4 영역(AREA4)을 담당하도록 하여 게이트 온 주기가 길어지도록 한다.In FIG. 1B, the LCD panel is divided into four regions of the first, second, third, and fourth regions AREA1, AREA2, AREA3, and AREA4, and the first and second source drivers 1 and 2, as shown in FIG. Are positioned above and below the panel, and the first and second gate drivers 3 and 4 are positioned to the left and right to drive the LCD panel. In this case, the first source and gate drivers 1 and 3 designate the first area AREA1, the first source and second gate drivers 1 and 4 designate the second area AREA2, and the second source and first source. The gate drivers 2 and 3 serve the third region AREA3, and the second source and gate drivers 2 and 4 serve the fourth region AREA4 so that the gate-on period becomes longer.

그러나, 홀딩 비율(holding ratio)이 일반 TN액정보다 짧은 AFLC(Anti Ferroelectric Liquid Crystal)의 경우에는 도1의 A와 B 같은 기술로도 충분히 구동 마진(margin)을 확보하기 어려운 단점이 있다.However, in the case of an AFLC (Anti Ferroelectric Liquid Crystal) having a holding ratio that is shorter than that of general TN liquid information, a technique such as A and B of FIG. 1 may not be sufficient to secure a driving margin.

이와 같은 TN 액정과 AFLC의 특성 차이는 도2에 도시되어 있다.This characteristic difference between the TN liquid crystal and the AFLC is shown in FIG. 2.

도2a는 한 프레임 동안 TN 액정이 데이터 전압을 유지하는 것을 보여주고, 도2b는 한 프레임 동안 AFLC 액정이 데이터 전압을 유지하는 것을 보여주며, 도2c는 한 프레임동안 AFLC 액정이 TN 액정과 같이 데이터 전압을 유지하도록 하기 위해 온 전압을 인가하는 방법을 보여준다.FIG. 2A shows that the TN liquid crystal maintains the data voltage for one frame, FIG. 2B shows that the AFLC liquid crystal maintains the data voltage for one frame, and FIG. 2C shows that the AFLC liquid crystal holds the data like the TN liquid crystal for one frame. Show how to apply the on voltage to maintain the voltage.

도2에 도시된 바와 같이, 일반 TN액정의 경우에는 도2a와 같이 한 프레임(16.7ms, 60Hz)동안 액정 커패시터와 보조 커패시터에서 충전된 데이터를 유지할 수 있으나, AFLC에서는 액정의 특성상 반응시간은 매우 빠른 반면 도2b와 같이 게이트 오프시 데이터가 순식간에 빠져나감으로써 한 프레임동안의 데이터 유지능력이 없으므로 도2c와 같이 동일한 데이터를 한 프레임동안에 여러번 반복적으로 충전시켜 전체 한 프레임동안 유지되는 것처럼 느끼게 구동시키고 있다.As shown in FIG. 2, in the case of the general TN liquid crystal, data charged in the liquid crystal capacitor and the auxiliary capacitor may be maintained for one frame (16.7 ms, 60 Hz) as shown in FIG. 2A, but in AFLC, the response time of the liquid crystal is very high. On the other hand, as shown in FIG. 2B, since the data is instantly released at the time of gate-off, as shown in FIG. 2B, there is no data holding capability for one frame. Thus, as shown in FIG. have.

그러나, 이러한 종래의 기술로서 데이터 전압의 화소 충전율의 부족을 해소하고 있지만 보다 긴 게이트 온 전압 주기를 필요로 하고 있다.However, this conventional technique eliminates the lack of the pixel charge rate of the data voltage, but requires a longer gate-on voltage cycle.

따라서, 이 발명은 한 프레임내 다수의 게이트 온 신호를 인가하고, 인가된 게이트 온 신호에 따라 구동하는 LCD 화면의 영역이 3개 이상이 되도록 하여 게이트 온 신호의 주기가 길어지도록 한다.Accordingly, the present invention applies a plurality of gate-on signals in one frame, and the period of the gate-on signal is lengthened by allowing three or more regions of the LCD screen to be driven according to the applied gate-on signal.

도1은 종래의 게이트 분할 구동을 위해 LCD 패널을 분할한 도면이다.1 is a diagram illustrating an LCD panel divided for a conventional gate division driving.

도2a는 TN 액정 구동을 위한 게이트 온 신호 및 데이터 전압의 특성도이다.2A is a characteristic diagram of a gate on signal and a data voltage for driving a TN liquid crystal.

도2b는 AFLC 액정 구동을 위한 게이트 온 신호 및 데이터 전압의 특성도이다.2B is a characteristic diagram of a gate-on signal and data voltage for driving an AFLC liquid crystal.

도2c는 AFLC 액정 구동을 위한 한 프레임내 게이트 온 신호도이다.Fig. 2C is an intraframe gate on signal diagram for driving AFLC liquid crystals.

도3은 이 발명의 실시예에 따른 멀티 스캔 구동 장치의 블록 구성도이다.3 is a block diagram of a multi-scan driving apparatus according to an embodiment of the present invention.

도4a와 도4b는 이 발명의 실시예에 따른 멀티 스캔 구동 장치의 LCD 패널의 상태도이다.4A and 4B are state diagrams of the LCD panel of the multi-scan driving device according to the embodiment of the present invention.

도5는 이 발명의 실시예에 따는 소스 드라이버의 출력 핀 배치도이다.5 is an output pinout diagram of a source driver according to an embodiment of the present invention.

도6은 이 발명의 실시예에 따른 멀티 스캔 구동 장치에 인가되는 수직 및 수평 동기 신호를 나타낸 도면이다.6 is a diagram illustrating vertical and horizontal synchronizing signals applied to a multi-scan driving apparatus according to an exemplary embodiment of the present invention.

상기의 목적을 달성하기 위한 멀티 스캔 방식의 액정 표시 장치는,The multi-scan liquid crystal display device for achieving the above object,

LCD 패널과, 구동부와, 데이터 입력부와, 프레임 메모리부와, 제어부로 구성된다.It consists of an LCD panel, a drive part, a data input part, a frame memory part, and a control part.

상기 LCD 패널은 M개의 게이트 라인중 M/4개의 게이트 라인을 포함하는 제1 영역과, M/4개의 게이트 라인을 포함하고 상기 제1 영역의 화소 전극 위치와 반대인 위치에 화소 전극이 배치된 제2 영역을 포함하여 적어도 3개 이상의 영역을 가지며, 상기 제1 영역의 데이터 라인보다 상기 제2 영역의 데이터 라인의 길이가 2배이다.The LCD panel includes a first region including M / 4 gate lines among M gate lines, and a pixel electrode disposed at a position including M / 4 gate lines and opposite to the pixel electrode position of the first region. It has at least three or more regions including the second region, and the length of the data line of the second region is twice as long as that of the first region.

상기 구동부는 상기 LCD 패널의 상측에 위치한 제1 소스 드라이버와, 상기 LCD 패널의 하측에 위치한 제2 소스 드라이버와, 상기 LCD 패널의 좌 또는 우측에 위치한 3개 이상의 게이트 드라이버를 포함한다.The driving unit includes a first source driver positioned above the LCD panel, a second source driver positioned below the LCD panel, and three or more gate drivers positioned on the left or right side of the LCD panel.

상기 제어부는 한 주기의 수평 주기를 상기 3개 이상의 게이트 드라이버로 동시에 출력하는 것을 2회 이상하여 한 프레임을 이루도록 하고, 화소 데이터 신호를 2등분하여 상기 제1 및 제2 소스 드라이버로 출력한다.The controller is configured to form one frame by outputting a horizontal period of one cycle to the three or more gate drivers simultaneously two or more times, and divides the pixel data signal into two and outputs the first and second source drivers.

상기 데이터 입력부는 데이터 신호를 입력받아 출력한다.The data input unit receives and outputs a data signal.

상기 프레임 메모리부는 라이트 클럭 신호에 따라 상기 데이터 입력부의 출력 데이터를 저장하고, 리드 클럭 신호에 따라 설정된 패턴에 따라 저장된 데이터를 상기 LCD 패널이 등분된 수만큼 구분되게 상기 제어부로 출력한다.The frame memory unit stores output data of the data input unit according to a write clock signal, and outputs the stored data according to a pattern set according to a read clock signal to the controller so that the LCD panel is divided into equal parts.

여기서, 상기 프레임 메모리부는 LCD 패널이 분할된 영역의 수만큼의 메모리와, 화소 데이터를 래치시키는 래치를 가지는 것이 바람직하다.Here, the frame memory unit preferably has as many memories as the number of divided regions of the LCD panel and a latch for latching pixel data.

상기 LCD 패널은 동일한 게이트 라인을 가지는 4개의 영역으로 구분되는 것이 바람직하며, 인접하는 영역의 화소 전극이 지그재그가 되도록 하는 것이 바람직하다.The LCD panel is preferably divided into four regions having the same gate line, and the pixel electrodes of adjacent regions are preferably zigzag.

이하, 도면을 이 발명의 실시예에 따른 멀티 스캔 구동 장치를 설명한다.Hereinafter, the multi-scan driving apparatus according to the embodiment of the present invention will be described with reference to the drawings.

도3에 도시된 이 발명의 실시예에 따른 멀티 스캔 구동 장치는,The multi-scan driving apparatus according to the embodiment of the present invention shown in FIG.

입력부(100)와, 프레임 메모리부(200)와, 래치부(300)와, 제어부(400)와, 게이트 드라이브부(500)와, 소스 드라이브부(600)와 LCD 패널(700)을 포함한다.And an input unit 100, a frame memory unit 200, a latch unit 300, a control unit 400, a gate drive unit 500, a source drive unit 600, and an LCD panel 700. .

입력부(100)는 시스템으로부터 입력되는 화소 데이터(DS)를 입력받는다.The input unit 100 receives the pixel data DS input from the system.

프레임 메모리부(200)는 제1 상위 메모리(210)와, 제2 상위 메모리(220)와, 제1 하위 메모리(230)와, 제2 하위 메모리(240)와, 메모리 제어부(260)로 이루어지며, 입력되는 라이트(write) 신호(clk)에 따라 입력부(100)에서 출력하는 화소 데이터(DS)를 각 메모리(210 내지 240)에 저장하고, 입력되는 리드(read) 신호(clk) 및 메모리 제어부(260)의 출력 신호에 따라 저장된 화소 데이터(DS)를 각 메모리(220 내지 240)에 저장된 화소 데이터(DS)를 출력한다.The frame memory unit 200 includes a first upper memory 210, a second upper memory 220, a first lower memory 230, a second lower memory 240, and a memory controller 260. The pixel data DS output from the input unit 100 is stored in each memory 210 to 240 according to the input write signal clk, and the read signal clk and the memory are input. The pixel data DS stored in the memories 220 to 240 are outputted to the pixel data DS stored according to the output signal of the controller 260.

래치부(300)는 제1 상위 메모리(210)에 대응하는 제1 래치(310)와, 제2 상위 메모리(220)에 대응하는 제2 래치(320)와, 제1 하위 메모리(230)에 대응하는 제3 래치(330)와, 제2 하위 메모리(240)에 대응하는 제4 래치(340)로 이루어져, 프레임 메모리부(200)의 출력 데이터를 래치시켜 출력한다.The latch unit 300 includes a first latch 310 corresponding to the first upper memory 210, a second latch 320 corresponding to the second upper memory 220, and a first lower memory 230. The third latch 330 and the fourth latch 340 corresponding to the second lower memory 240 latch the output data of the frame memory unit 200 and output the latched data.

제어부(400)는 래치부(300)의 출력 데이터를 입력받아 소스 드라이브부(600)로 출력하고, 입력되는 수평 및 수직 동기 신호에 따라 4회의 데이터 출력신호와 게이트 구동 시작 신호를 출력하며, 한 프레임내에 4주기의 게이트 구동 신호를 출력한다.The control unit 400 receives the output data of the latch unit 300 and outputs the output data to the source drive unit 600, and outputs four data output signals and a gate driving start signal according to the input horizontal and vertical synchronization signals. Four gate driving signals are output in the frame.

게이트 드라이브부(500)는 LCD 패널(700)의 좌측에 위치하고, 제1 내지 제4 게이트 드라이버(510 내지 540)로 이루어지며, 제어부(400)에서 출력하는 4회의 게이트 구동 시작 신호(STV)에 따라 게이트 라인을 온시킨다.The gate drive unit 500 is positioned on the left side of the LCD panel 700 and includes first to fourth gate drivers 510 to 540. The gate drive unit 500 is provided with four gate driving start signals STV output from the controller 400. Therefore, turn on the gate line.

여기서, 게이트 드라이브부(500)는 LCD 패널(700)이 4 영역으로 분할됨에 따라 4개의 게이트 드라이버(510 내지 540)를 가지는데, 실제적으로 게이트 드라이브부(500)는 LCD 패널(700)의 분할된 영역의 수 × 정수(1, 2, 3..)개의 게이트 드라이버로 이루어진다.Here, the gate drive unit 500 has four gate drivers 510 to 540 as the LCD panel 700 is divided into four regions. In fact, the gate drive unit 500 divides the LCD panel 700. It consists of the number of gated areas x integer (1, 2, 3.) gate drivers.

소스 드라이브부(500)는 LCD 패널(700)의 상측에 위치한 제1 소스 드라이버(610)와, 하측에 위치한 제2 소스 드라이버(620)로 이루어지며, 제어부(400)에서 출력하는 화소 데이터와 데이터 출력 시작(STH)을 입력받는다.The source drive unit 500 includes a first source driver 610 located above the LCD panel 700 and a second source driver 620 located below the pixel driver and the pixel data and data output from the controller 400. Receive the start of output (STH).

여기서, 이 발명의 LCD 패널(700)과 소스 및 게이트 드라이브부(500, 600)는 도4와 구성된다.Here, the LCD panel 700 and the source and gate drive units 500 and 600 of the present invention are shown in FIG.

도4a에 도시된 바와 같이 LCD 패널(700)은 수평 방향으로 4등분되어 제1 내지 제4 영역(UP1, UP2, LO1, LO2)으로 구분되어 있고, 제1 영역(UP1)은 게이트 드라이버(510)와 소스 드라이버(610)에 의해 담당되며, 제2 영역(UP2)은 게이트 드라이버(520)와 소스 드라이버(610)에 의해 담당되고, 제3 영역(LO1)은 게이트 드라이버(530)와 소스 드라이버(620)에 의해 담당되며, 제4 영역(LO2)은 게이트 드라이버(540)와 소스 드라이버(620)에 의해 담당된다.As shown in FIG. 4A, the LCD panel 700 is divided into four equal parts in the horizontal direction, and is divided into first to fourth areas UP1, UP2, LO1, and LO2, and the first area UP1 is a gate driver 510. ) And the source driver 610, the second region UP2 is in charge of the gate driver 520 and the source driver 610, and the third region LO1 is the gate driver 530 and the source driver. 620 is in charge, and the fourth area LO2 is in charge by the gate driver 540 and the source driver 620.

즉, 각각의 게이트 드라이버(510 내지 540)는 대응하는 하나의 영역을 담당하고, 소스 드라이버(610, 620)는 상측 부분(UP1, UP2)과 하측 부분(LO1, LO2)인 2개의 영역을 담당한다.That is, each gate driver 510 to 540 is in charge of one corresponding area, and the source drivers 610 and 620 are in charge of two areas, which are the upper parts UP1 and UP2 and the lower parts LO1 and LO2. do.

도4b는 제1 영역(UP1)과 제2 영역(UP2)을 확대한 도면이다. 도4b에서 ①과 ②는 데이터 라인이고, ①과 ②에 수직인 라인은 게이트 라인이다.4B is an enlarged view of the first area UP1 and the second area UP2. In Fig. 4B,? And? Are data lines, and lines perpendicular to? And ② are gate lines.

도4b에서, LCD 패널(700)은 소스 드라이버(610)의 데이터 신호가 영역(UP1)의 (a)번 게이트 라인과 영역(UP2)의 (d)번 게이트 라인의 화소 전극에 동시에 인가되도록 ① 데이터 라인보다 ②번 데이터 라인이 길도록 되어 있다.In FIG. 4B, the LCD panel 700 is configured such that the data signal of the source driver 610 is simultaneously applied to the pixel electrodes of the gate line (a) of the area UP1 and the gate line (d) of the area UP2 at the same time. Data line # 2 is longer than the data line.

이때, (a)번 게이트 라인은 게이트 드라이버(510)의 게이트 온 신호를 인가받고, (d)번 게이트 라인은 게이트 드라이버(520)의 게이트 온 신호를 인가받으며, 이때의 게이트 드라이버(510, 520)의 게이트 온 신호는 서로 동기된 신호이다.At this time, the gate line (a) receives a gate on signal of the gate driver 510, the gate line (d) receives a gate on signal of the gate driver 520, the gate drivers (510, 520) at this time Gate-on signals are signals synchronized with each other.

한편, LCD 패널(700)은 상기와 같이 하나의 소스 드라이버(610)로 두 개의 영역(UP1, UP2)을 담당시키기 위해 제1 영역(UP1)의 화소 전극과 제2 영역(UP2)의 화소 전극의 위치가 지그재그로 되어 있는 것이 바람직하다.On the other hand, the LCD panel 700 is a pixel electrode of the first area (UP1) and the pixel electrode of the second area (UP2) in order to cover the two areas (UP1, UP2) with one source driver 610 as described above. It is preferable that the position of is in a zigzag.

그리고, 영역(LO1, LO2) 또한 영역(UP1, UP2)과 동일한 배치를 가지며, 영역(UP2와 LO1)의 화소 전극 또한 지그재그로 배치된다.The regions LO1 and LO2 also have the same arrangement as the regions UP1 and UP2, and pixel electrodes of the regions UP2 and LO1 are also arranged in a zigzag.

도5는 이 발명의 소스 드라이버의 출력 핀 배치도이다. 도5에서 ①은 도4의 ①로 표기된 데이터 라인에 연결되는 출력핀이고, ②는 도4의 ②로 표기된 데이터 라인에 연결되는 출력핀이다.Fig. 5 is an output pinout diagram of the source driver of this invention. In Figure 5, ① is an output pin connected to the data line denoted ① of Figure 4, ② is an output pin connected to the data line denoted ② of FIG.

게이트 드라이버(610 및 620)는 종래에 일자로 나란히 출력핀이 배치된 것과는 달리, 출력핀이 지그재그로 구성되어 있다.Gate drivers 610 and 620 are output pins zigzag, unlike output pins arranged side by side in the prior art.

상기와 같이 LCD 패널(700)의 게이트 라인과 데이터 라인 그리고, 화소 전극의 배치시키고, 그에 따라 소스 드라이버(610, 620)의 출력핀의 배치를 지그재그로 하며, 4개의 게이트 드라이버(510 내지 540)가 4등분된 영역을 담당하도록 하는 것은 4개의 영역(UP1, UP2, LO1, LO2)이 독립되어 그리고, 서로 동기되어 동작하도록 하기 위한 것이다.As described above, the gate line, the data line, and the pixel electrode of the LCD panel 700 are disposed, and thus the output pins of the source drivers 610 and 620 are zigzag, and the four gate drivers 510 to 540 are arranged. The four regions UP1, UP2, LO1, and LO2 operate independently and in synchronization with each other.

다시말해, 각 게이트 드라이버(510, 520, 530, 540)는 서로 동기된 게이트 온 신호를 출력하고, 이때 소스 드라이버(610, 620)는 게이트 온 신호가 인가된 화소 전극에 데이터 전압이 동시에 인가되도록 한다.In other words, the gate drivers 510, 520, 530, and 540 output gate-on signals synchronized with each other, and the source drivers 610 and 620 may simultaneously apply data voltages to the pixel electrodes to which the gate-on signals are applied. do.

그래서, 각 영역(UP1, UP2, LO1, LO2)의 화소 전극에 데이터가 인가되는 것이 동시에 시작되고, 동시에 끝나도록 한다.Thus, the application of data to the pixel electrodes in each of the areas UP1, UP2, LO1, LO2 starts at the same time and ends at the same time.

여기서, 이 발명은 상기와 같은 게이트 및 소스 드라이버(510 내지 540, 610, 620)의 동작을 1/60초인 한 프레임동안에 동안 4회 반복되도록 한다. 다시말해, 이 발명은 도6의 a ∼ g에 도시된 바와 같이 1/60초인 종래의 한 프레임동안에 동일한 4개의 서보 프레임(SF:Servo Frame)이 발생되도록 한다.Here, the present invention allows the operation of the gate and source drivers 510 to 540, 610, and 620 as described above to be repeated four times during one frame of 1/60 second. In other words, the present invention allows the same four servo frames (SF) to be generated during one conventional frame of 1/60 second as shown in Figs.

결국, 이 발명은 종래의 한 프레임과 서보 프레임을 4회 연속으로 나타내어 종래의 한 프레임이 나타내고자 하는 화면을 나타낸다.As a result, the present invention shows a conventional frame and a servo frame four times in succession to display a screen which one conventional frame is intended to display.

도6에서, a와 b는 종래의 일반적인 방법으로 한 주기 수직 동기 신호내에 한 프레임이 나타나도록 하기 위한 수직 동기 신호(VS)와 수평 동기 신호(HS)의 신호도이다. c는 이 발명의 수직 동기 신호(VS)이고, d는 제1 영역(UP1)의 수평 동기 신호(HS)이고, e는 제2 영역(UP2)의 수평 동기 신호(HS)이고, f는 제3 영역(LO1)의 수평 동기 신호(HS)이고, g는 제4 영역의 수평 동기 신호(HS)이다.In Fig. 6, a and b are signal diagrams of the vertical synchronizing signal VS and the horizontal synchronizing signal HS for causing one frame to appear in one periodical vertical synchronizing signal in a conventional general manner. c is the vertical synchronizing signal VS of the present invention, d is the horizontal synchronizing signal HS of the first area UP1, e is the horizontal synchronizing signal HS of the second area UP2, and f is It is the horizontal synchronizing signal HS of 3 area | regions LO1, and g is the horizontal synchronizing signal HS of 4th area | region.

여기서, c와 같은 수직 동기 신호(VS)는 종래의 수직 동기 신호의 한 주기 동안에 4 주기를 가지고, 수평 동기 신호(HS) 또한 수직 동기 신호(VS)에 동기되어 4회의 프레임이 LCD 화면에 나타나도록 4 주기를 가진다.Here, the vertical synchronizing signal VS such as c has four periods during one period of the conventional vertical synchronizing signal, and the four horizontal frames appear on the LCD screen in synchronization with the vertical synchronizing signal HS. To have 4 cycles.

그리고, d, e, f, g의 D1, D2, D3, D4는 화소 전극에 인가되는 데이터 신호를 나타내며, 각기 동일한 데이터가 4회 반복된다.D1, D2, D3, and D4 of d, e, f, and g represent data signals applied to the pixel electrodes, and the same data is repeated four times.

이상과 같은 수직 및 수평 동기 신호(VS, HS) 및 데이터 신호는 입력부(100)와, 프레임 메모리부(200)와, 래치부(300)와, 제어부(400)에 의해 발생되며, 이하 상기 각 부(100, 200, 300, 400)의 동작을 설명한다.The vertical and horizontal synchronization signals VS and HS and the data signals described above are generated by the input unit 100, the frame memory unit 200, the latch unit 300, and the control unit 400. The operation of the units 100, 200, 300, and 400 will be described.

입력부(100)는 시스템으로부터 화소 데이터 신호(DS)를 입력받는다. 여기서, 입력부(100)로 입력되는 신호는 XGA(eXtended Graphic Array)급 이상의 LCD 화면일 경우 요구되는 게이트 온 주파수가 고주파수가 됨에 따른 EMI(Electro Magnetic Interference) 문제를 해결하기 위해 미국 National Semiconductor사가 결정한 LVDS(Low Voltage Differential Signaling)으로 입력된다.The input unit 100 receives the pixel data signal DS from the system. Here, the signal input to the input unit 100 is an LVDS determined by the US National Semiconductor in order to solve the EMI (Electro Magnetic Interference) problem as the gate-on frequency required when the XGA (eXtended Graphic Array) or higher LCD screen is required It is inputted as (Low Voltage Differential Signaling).

따라서, 이 발명의 입력부(100)는 LVDS 수신부인 것이 바람직하고, LVDS를 수신하여 데이터 신호가 압축된 LVDS를 복원하여 원래의 화소 데이터 신호를 프레임 메모리부(200)로 출력한다.Accordingly, the input unit 100 of the present invention is preferably an LVDS receiver, and receives the LVDS to restore the LVDS compressed with the data signal, and outputs the original pixel data signal to the frame memory unit 200.

프레임 메모리부(200)는 라이트 클럭(WCLK)에 따라 입력부(100)에서 출력하는 신호를 입력받아 해당 영역(UP1, UP2, LO1, LO2)을 담당하는 각 메모리(210 내지 240)에 해당 영역(UP1, UP2, LO1, LO2)에 대한 화소 데이터 정보를 저장하고, 리드 클럭(RWLK)에 따라 각 메모리(210)에 저장된 화소 데이터 정보를 출력한다.The frame memory unit 200 receives a signal output from the input unit 100 according to the write clock WCLK, and corresponds to a corresponding region (eg, each memory 210 to 240 in charge of the corresponding areas UP1, UP2, LO1, and LO2). The pixel data information for UP1, UP2, LO1, and LO2 are stored, and the pixel data information stored in each memory 210 is output according to the read clock RWLK.

이때, 프레임 메모리부(200)의 저장 및 출력은 메모리 제어부(260)에서 출력하는 신호에 따르며, 메모리 제어부(260)는 수직 및 수평 동기 신호(HS, VS)와 클럭 신호(CLK)를 입력받아 각 메모리(210 내지 240)에 저장되는 데이터 정보가 할당된 메모리에 입력되고 출력되도록 하는 신호를 출력한다.In this case, the storage and output of the frame memory unit 200 depends on a signal output from the memory controller 260, and the memory controller 260 receives the vertical and horizontal synchronization signals HS and VS and a clock signal CLK. A signal is output such that data information stored in each of the memories 210 to 240 is input and output to the allocated memory.

여기서, 프레임 메모리부(200)는 지연부(250)를 추가하여 각 메모리(210 내지 240)에 저장된 화소 데이터가 게이트 온에 동기되어 동시에 각 영역(UP1, UP2, LO1, LO2)에 인가되도록 메모리 제어부(260)의 제어 신호를 지연시키도록 할 수 있다.Here, the frame memory unit 200 adds a delay unit 250 so that the pixel data stored in each of the memories 210 to 240 may be simultaneously applied to the respective regions UP1, UP2, LO1, and LO2 in synchronization with the gate-on. The control signal of the controller 260 may be delayed.

한편, 메모리부(200)에서 출력한 데이터 신호는 래치부(300)의 각 래치(310 내지 340)로 입력되어 데이터가 래치되어 제어부(400)로 출력한다.On the other hand, the data signal output from the memory unit 200 is input to each latch (310 to 340) of the latch unit 300, the data is latched and output to the control unit 400.

따라서, 제어부(400)는 래치부(300)에 의해 동일한 데이터 신호가 몇 회 입력될 수 있으며, 여기서는 4회의 데이터 신호가 입력된다.Therefore, the control unit 400 may be input the same data signal several times by the latch unit 300, where four data signals are input.

제어부(400)는 래치부(300)에서 출력하는 데이터 신호를 입력받아 제1 및 제2 영역(UP1, UP2)에 해당하는 화소 데이터는 소스 드라이버(610)로 출력하고, 제3 및 제4 영역(LO1, LO2)에 해당하는 화소 데이터는 소스 드라이버(620)로 출력한다.The controller 400 receives the data signal output from the latch unit 300 and outputs pixel data corresponding to the first and second regions UP1 and UP2 to the source driver 610, and the third and fourth regions. Pixel data corresponding to LO1 and LO2 are output to the source driver 620.

여기서, 소스 드라이버(610, 620)는 계조 발생부 포함하고 있으며, 제어부(400)로부터 입력되는 화소 데이터를 순차적으로 저장한다.Here, the source drivers 610 and 620 include a gray scale generator and sequentially store pixel data input from the controller 400.

제어부(400)는 또한 4개의 게이트 드라이버(510 내지 540)로 4주기의 게이트 구동 신호를 출력하며, 이때 각 게이트 드라이버(510 내지 520)에 입력되는 4주기의 게이트 구동 신호는 동일한 주파수이고 서로 동기된다.The control unit 400 also outputs the gate driving signals of four cycles to the four gate drivers 510 to 540, wherein the gate driving signals of the four cycles input to the respective gate drivers 510 to 520 are the same frequency and synchronized with each other. do.

따라서, 이 발명은 소스 및 게이트 드라이버(610, 620 및 510 내지 540)는 제어부(400)의 출력 신호에 따라 구동하여 한 프레임의 화상 정보를 4회 연속으로 LCD 패널(700)에 나타나도록 하고, 이때의 게이트 온 주기가 종래보다 길어지게 한다.Therefore, according to the present invention, the source and gate drivers 610, 620, and 510 to 540 are driven according to the output signal of the controller 400 so that the image information of one frame is displayed on the LCD panel 700 four times in succession. The gate on period at this time is made longer than before.

한편, 이 발명은 제1 영역(UP1)과 제2 영역(UP2)을 또는 제3 영역(LO1)과 제4 영역(LO2)을 묶어 하나의 영역으로 함으로써, 3개의 영역이 되도록 하여 게이트 온 주기가 길어지도록 할 수 있다. 이때는 게이트 드라이버의 수가 3개가 되고, 2개의 소스 드라이버 중 하나는 화면의 1/2 영역을 담당한다In the present invention, the first region UP1 and the second region UP2 or the third region LO1 and the fourth region LO2 are grouped into one region so that the three regions become three gate-on periods. Can be lengthened. In this case, the number of gate drivers is three, and one of the two source drivers is in charge of one half of the screen.

이 발명은 LCD 패널을 4등분하고, 등분된 각 영역이 독립적이면서 서로 동기되어 동작하도록 하여, 데이터 전압이 화소에 충전되는 시간을 충분히 길어지게 하는 효과가 있다.This invention divides the LCD panel into quarters, and the equalized regions operate independently and in synchronization with each other, so that the time for which the data voltage is charged in the pixel is sufficiently long.

Claims

In the liquid crystal drive device comprising an input unit for receiving a pixel data signal and a frame memory unit for storing and outputting the pixel data signal from the input unit,

A first region including M / N (N: number of divided screens) gate lines among M gate lines, and a position including M / N gate lines and opposite to pixel electrode positions of the first region. An LCD panel having at least three or more regions including a second region in which pixel electrodes are disposed;

A first source driver positioned above the LCD panel to apply a data signal synchronized with the pixel electrode of the first region and the pixel electrode of the second region, and positioned below the LCD panel; An LCD driver including a second source driver for applying a data signal to a pixel electrode in a region other than the pixel electrode, and a gate driver positioned on the left or right side of the LCD panel by an integer multiple of the divided region;

A pixel data signal outputting three or more gate driving start signals and a data output start signal to the gate driver and the first and second source drivers in one frame and outputting a pixel data signal input from the frame memory is divided into two equal parts. And a controller for outputting the first and second source drivers.

The method of claim 1, wherein the LCD panel,

The odd-numbered line of the data lines connected to the first source driver is limited to the first area only, and the even-numbered line is limited to the second area only.

The method of claim 1, wherein the LCD panel,

A first region including M / 4 gate lines, a second region including M / 4 gate lines and having a pixel electrode disposed at a position opposite to the pixel electrode position of the first region, and M / 4 A third region including a gate line and disposed at a position opposite to the pixel electrode position of the second region, and at a position including M / 4 gate lines and opposite to the pixel electrode position of the third region A multi-scan driving device comprising a fourth region in which pixel electrodes are disposed.

The method of claim 2, wherein the first and second source drivers,

Multi-scan drive device characterized in that the data signal output pin is arranged in a zigzag.

The LCD driving apparatus of claim 2,

A first gate driver 510 driving the gate line of the first region UP1, a second gate driver 520 driving the gate line of the second region UP2, and the third region LO1. And a fourth gate driver (530) for driving a gate line of the gate line, and a fourth gate driver (540) for driving the gate line of the fourth region (LO2).

The method of claim 5, wherein the control unit,

Four gate driving start signals are output to the first to fourth gate drivers 510 to 540, respectively, within one frame of 1/60 second, and four data output start signals are output to the first and second source drivers 610, 620, the multi-scan driving device characterized in that output.

The method of claim 6, wherein the first and second source drivers (610, 620),

The multi-scan driving apparatus characterized by applying the same data signal to the pixel electrode of each area whenever four data output start signals are applied.