JPS6024665A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6024665A JPS6024665A JP3237084A JP3237084A JPS6024665A JP S6024665 A JPS6024665 A JP S6024665A JP 3237084 A JP3237084 A JP 3237084A JP 3237084 A JP3237084 A JP 3237084A JP S6024665 A JPS6024665 A JP S6024665A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inversion
- terminal
- irq
- dend
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理技術に関するものである。
電子計算機には、入出力装置に独立した制御装置を設け
、主メモリとの間に辱用のデータ転送路を持たせておき
、ＣＰＵ（中央処理装置）から与えられた指令によりデ
ータをブロック単位で直接主メモリに高速転送するＤＭ
Ａ（ダイレクト・メモリ・アクセス）方式を有するもの
が多く採用されている。
、主メモリとの間に辱用のデータ転送路を持たせておき
、ＣＰＵ（中央処理装置）から与えられた指令によりデ
ータをブロック単位で直接主メモリに高速転送するＤＭ
Ａ（ダイレクト・メモリ・アクセス）方式を有するもの
が多く採用されている。
従来のこの踵の電子計算機において、主制御装置たるＣ
ＰＵ以外の各周辺用ユニットはそれぞれ独立した割込み
出力端子を有し、この出力端子を通じてＣＰＵに割込み
をかけるのである。ところで、ＩＣ（半導体集積回路）
に４・）いて端子数が増加することは、ＩＣパッケージ
、ソケットの標準化、コストの点で不利なので一つでも
端子数を少な（することが必要である。
ＰＵ以外の各周辺用ユニットはそれぞれ独立した割込み
出力端子を有し、この出力端子を通じてＣＰＵに割込み
をかけるのである。ところで、ＩＣ（半導体集積回路）
に４・）いて端子数が増加することは、ＩＣパッケージ
、ソケットの標準化、コストの点で不利なので一つでも
端子数を少な（することが必要である。
本発明は電子計／ＩＩＬ機を構成する半導体チップに接
続するビン数を少な（してチップの小型化を図るべくな
されたもので、その構成は、中央処理装置に対して割込
み要求を発し得る周辺用集積回路を有する情報処理装置
において、上記周辺用集積回路の一つの端子を、割込み
要求信号の伝達と、上記中央処理装置の停止中にのみ発
生する信号の伝達とに用いるようにしてなることを特徴
とするものである。
続するビン数を少な（してチップの小型化を図るべくな
されたもので、その構成は、中央処理装置に対して割込
み要求を発し得る周辺用集積回路を有する情報処理装置
において、上記周辺用集積回路の一つの端子を、割込み
要求信号の伝達と、上記中央処理装置の停止中にのみ発
生する信号の伝達とに用いるようにしてなることを特徴
とするものである。
なお、本発明において、ＣＰＵの１停止」とは、割込そ
の他により、ＣＰＵがバスをあけ渡す等の休止または待
期状態等を含むものとする。
の他により、ＣＰＵがバスをあけ渡す等の休止または待
期状態等を含むものとする。
以下本発明を実施例により説明する。
第１図は本発明の一実施例を示す４？？成図である。
１はＣＰＵ（中央処理装置）、２はＤＭＡコントローラ
（制御器）、３ａ、３ｂはインバータ、４ａ、４ｂはオ
ーブンコレクタ構成のＮＡＮＤ回路であり、外部に負荷
抵抗８を持っている。５〜７はその他の周辺用チップで
ある。
（制御器）、３ａ、３ｂはインバータ、４ａ、４ｂはオ
ーブンコレクタ構成のＮＡＮＤ回路であり、外部に負荷
抵抗８を持っている。５〜７はその他の周辺用チップで
ある。
各周辺用チップ５〜７０割込み出力（ＩＲＱ出力）端子
はＣＰＵＩの割込み入力（丁πて入力）端子に接続され
ているが、ＤＭＡコントローラ２のＩＲＱ出力端子はＤ
ＥＮＤ信号の伝達にも用いる。そしてこの端子は論理回
路３ｂ、４ａを介してＣＰＵ１のＩＲＱ入力端子に接続
され、また論理回路３ｂ、４ｂを介してＤＥＮＤ信号線
に接続される。すなわち、機能切換信号ＢＡがｎ Ｉ
ＩＩのの信号はＤＥＮＤ信号線に伝達され、機能切換信
号ＢＡが′０″のときはＩＲＱ信号線に伝達される。
はＣＰＵＩの割込み入力（丁πて入力）端子に接続され
ているが、ＤＭＡコントローラ２のＩＲＱ出力端子はＤ
ＥＮＤ信号の伝達にも用いる。そしてこの端子は論理回
路３ｂ、４ａを介してＣＰＵ１のＩＲＱ入力端子に接続
され、また論理回路３ｂ、４ｂを介してＤＥＮＤ信号線
に接続される。すなわち、機能切換信号ＢＡがｎ Ｉ
ＩＩのの信号はＤＥＮＤ信号線に伝達され、機能切換信
号ＢＡが′０″のときはＩＲＱ信号線に伝達される。
元来、ＤＭＡコントローラに使用するシステムにおいて
は、ＣＰＵが動作しているＤＭＡコントローラが受動状
態になっているモードと、ＣＰＵが動作しているＤＭＡ
コントローラが能動状態になっているモードの二つの動
作モードが存在する。
は、ＣＰＵが動作しているＤＭＡコントローラが受動状
態になっているモードと、ＣＰＵが動作しているＤＭＡ
コントローラが能動状態になっているモードの二つの動
作モードが存在する。
そして、ＤＭＡコントローラにおいて、ｒππ出出力意
味を持ち、必要となるのは、ＣＰＵが動作モードにある
場合に限られ、ＣＰＵが停止状態にある場合にはＩＲＱ
出力を発する必要性が全く゛ない。なぜならば、割込み
をかけるのはＣＰＵが動作中のときであり、ＣＰＵが動
作していないときに割込みをかけるということはあり得
ないがらである。
味を持ち、必要となるのは、ＣＰＵが動作モードにある
場合に限られ、ＣＰＵが停止状態にある場合にはＩＲＱ
出力を発する必要性が全く゛ない。なぜならば、割込み
をかけるのはＣＰＵが動作中のときであり、ＣＰＵが動
作していないときに割込みをかけるということはあり得
ないがらである。
そこで、Ｃ，ＰＵが停止状態にある場合に０４発せられ
る可能性のある信号例えばＤＥＮＤ（割込み完了）信号
の伝達にＩＲＱ出力端子を用いるのである。
る可能性のある信号例えばＤＥＮＤ（割込み完了）信号
の伝達にＩＲＱ出力端子を用いるのである。
このように、ＤＭＡコントローラの一個の端子をＩＲＱ
出力信号の伝達のみに用いるのではなく、時分割多重利
用により他の一つの信号の伝達にも用いることとすれば
、ＬＳＩのピンを１個減ら１−こと−あるいはその１個
のビンを他の信号の伝達に用い機能の拡大を図ることが
できるゎり−である。
出力信号の伝達のみに用いるのではなく、時分割多重利
用により他の一つの信号の伝達にも用いることとすれば
、ＬＳＩのピンを１個減ら１−こと−あるいはその１個
のビンを他の信号の伝達に用い機能の拡大を図ることが
できるゎり−である。
ここで、ＢＡ信号はＣＰＵが動作中であるか否かを示す
信号で、ＩＲＱ／ＤＥＮＤ線の切換えに使用され、ＣＰ
Ｕ動作中は°゛０″、ＣＰＵ停止中は°１′°を発する
。
信号で、ＩＲＱ／ＤＥＮＤ線の切換えに使用され、ＣＰ
Ｕ動作中は°゛０″、ＣＰＵ停止中は°１′°を発する
。
第２図はＩ’ＲＱ／ＤＥＮＤに関するタイミングチャー
ト図である。
ト図である。
一つの端子でＩＲＱの伝達とともに伝達できる信号はＤ
ＥＮＤに限らず、ＣＰＵ停止中にのみ伝達の可能性、必
要性が生じるものであればどのような信号でもよい。ま
た、ＤＭＡコントローラに限らず、一般にＣＰＵの動作
を一時的に停止させ、その間自分自身が能動的に動く周
辺用集積回路であり、しかもＩＲＱ端子を持つものであ
ればどのようなものでもよいことはあきらがである。
ＥＮＤに限らず、ＣＰＵ停止中にのみ伝達の可能性、必
要性が生じるものであればどのような信号でもよい。ま
た、ＤＭＡコントローラに限らず、一般にＣＰＵの動作
を一時的に停止させ、その間自分自身が能動的に動く周
辺用集積回路であり、しかもＩＲＱ端子を持つものであ
ればどのようなものでもよいことはあきらがである。
このように、本発明によれば、ＩＲＱ出力信号の伝達の
ための専用端子を設けず、一つの端子をＩＲＱと他の信
号の伝達に多重分割使用するのでＬＳＩの１個ビンを減
らづ−ことができるのである。
ための専用端子を設けず、一つの端子をＩＲＱと他の信
号の伝達に多重分割使用するのでＬＳＩの１個ビンを減
らづ−ことができるのである。
本発明は電子計算機一般に適用することができる。
第１図は本発明の一実施例を示す回路図、第２図はタイ
ムチャート図である。 １＝−ＣＰＵ、２−ＤＭＡ−＋ｙトローラ、３ａ。 ３ ｂ ・・・インバータ、４ ａ、４ ｂ−ＮＡＮＤ
回路、５〜７・・・周辺用ＬＳＩチップ、８・・・抵抗
。 ただし４ａは、オープン・コレクタ出力。
ムチャート図である。 １＝−ＣＰＵ、２−ＤＭＡ−＋ｙトローラ、３ａ。 ３ ｂ ・・・インバータ、４ ａ、４ ｂ−ＮＡＮＤ
回路、５〜７・・・周辺用ＬＳＩチップ、８・・・抵抗
。 ただし４ａは、オープン・コレクタ出力。
Claims (1)
- １、中央処理装置に対して割込み要求を発し得る周辺用
集積回路装置または他の中央処理装置であって、その一
つの端子を割込要求信号の伝達と、上記中央処理装置の
停止中にのみ発生する信号の伝達とに用いるようにした
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237084A JPS6024665A (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237084A JPS6024665A (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11336877A Division JPS5447536A (en) | 1977-09-22 | 1977-09-22 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024665A true JPS6024665A (ja) | 1985-02-07 |
Family
ID=12357053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237084A Pending JPS6024665A (ja) | 1984-02-24 | 1984-02-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024665A (ja) |
-
1984
- 1984-02-24 JP JP3237084A patent/JPS6024665A/ja active Pending
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