JPS6024626A - デ−タ収集装置 - Google Patents
デ−タ収集装置Info
- Publication number
- JPS6024626A JPS6024626A JP13228583A JP13228583A JPS6024626A JP S6024626 A JPS6024626 A JP S6024626A JP 13228583 A JP13228583 A JP 13228583A JP 13228583 A JP13228583 A JP 13228583A JP S6024626 A JPS6024626 A JP S6024626A
- Authority
- JP
- Japan
- Prior art keywords
- multiplexer
- converter
- output
- input
- encoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、Ｎ０変換器及びアナログ入力収集方式の分野
で利用される。
で利用される。
本発明は、細かいスケールで計測可能なフローティング
ポイント型ん勺変換器 なＩｗシ、アナログ入力収集装
置に関する。
ポイント型ん勺変換器 なＩｗシ、アナログ入力収集装
置に関する。
（ロ）従来技術
Ｘ線ＣＴ装置の検出器からのデータ収集に適用されてい
る従来例は、第１図のブロック図に示される。ここて、
１１は検出器群、１２は初段増幅器、１３はマルチプレ
クサ、１４ハ増幅器、１５ｉｄコンハレータ、 １６は
マルチプレクサで、セレクトデータを受けて、増幅され
た信号を有する複数の伝送路か１１つが選択される。１
７はｋの変換器、１８はレジスタ、１９は基準電圧源、
２０はＣＰＵであり、演算部を有する。
る従来例は、第１図のブロック図に示される。ここて、
１１は検出器群、１２は初段増幅器、１３はマルチプレ
クサ、１４ハ増幅器、１５ｉｄコンハレータ、 １６は
マルチプレクサで、セレクトデータを受けて、増幅され
た信号を有する複数の伝送路か１１つが選択される。１
７はｋの変換器、１８はレジスタ、１９は基準電圧源、
２０はＣＰＵであり、演算部を有する。
検出器群１１から初段増幅器群１２を経て、マルチプレ
クサ１３で選長されたアナログ入力信号は、増幅器１４
で増幅され、その出力か一方ではマルチプレクサ１６へ
入力され、他方ではコンパレータ１５で基準電圧１９と
比較される。コンパレータ１５の出力はセレクトデータ
さしてマルチプレクサ１６へ入力される。つまり、コン
パレータ１５はマルチプレクサ１６の入力をモニタする
回路として構成されている。マルチプレクサ１６で選ば
れた信号は■変換器１７でＡ、／Ｄ変換され、この結果
を保持するレジスタ１８ ａと、倍数を示すビットが保
持されたレジスタ１８．ｂとを経て、ＣＰ’Ｕ２０の演
算部に送られ、アナログ入力値に対するディジタル値が
演算表示される。なお、この図示例では、１例として、
倍数が、 Ｘｌ、、 Ｘ８． Ｘ６４の場合が示されて
いる。また、基準電源１９は、コンパレータ１５とマル
チプレクサ１６とに接続されてｂる。
クサ１３で選長されたアナログ入力信号は、増幅器１４
で増幅され、その出力か一方ではマルチプレクサ１６へ
入力され、他方ではコンパレータ１５で基準電圧１９と
比較される。コンパレータ１５の出力はセレクトデータ
さしてマルチプレクサ１６へ入力される。つまり、コン
パレータ１５はマルチプレクサ１６の入力をモニタする
回路として構成されている。マルチプレクサ１６で選ば
れた信号は■変換器１７でＡ、／Ｄ変換され、この結果
を保持するレジスタ１８ ａと、倍数を示すビットが保
持されたレジスタ１８．ｂとを経て、ＣＰ’Ｕ２０の演
算部に送られ、アナログ入力値に対するディジタル値が
演算表示される。なお、この図示例では、１例として、
倍数が、 Ｘｌ、、 Ｘ８． Ｘ６４の場合が示されて
いる。また、基準電源１９は、コンパレータ１５とマル
チプレクサ１６とに接続されてｂる。
従来例における問題点は、コンノーレータにある。
分解能を高めるためには、多数のコンｉ（レータが必要
となり、他方コンパレータは安定に動作させる必要上、
つまシ精度上複雑な回路を要し、相当なコストアップと
なるからである。
となり、他方コンパレータは安定に動作させる必要上、
つまシ精度上複雑な回路を要し、相当なコストアップと
なるからである。
（ハ）目・的
本発明の目的は、従来例の構成に欠かすことのできなか
った高価なコンパレータを省いても、同等の性能を有し
、大幅なコストダウンで製作可能な、フローティング型
変換器なＡしデータ収集装置を提供することである。
った高価なコンパレータを省いても、同等の性能を有し
、大幅なコストダウンで製作可能な、フローティング型
変換器なＡしデータ収集装置を提供することである。
に）構成
前記の目的は、アナログ入力値か、複数の増幅器及び１
つのマルチプレクサを曲間して接続されだＡ／Ｄ変換器
の出力データと、該マルチプレクサの入力をモニタする
回路の出力データとの演算によりディジタル値表示され
る型式において、マルチプレクサ・ル巾変換器間にアナ
ログ入力と直接に結ばれる切換器を介挿し、他方Ａ／Ｄ
変換器・マルチプレクサ間にモニタ回路としてプライオ
リティ エンコーダを介して帰還路を設け、プライオリ
ティ エンコーダとんの変換器との各出力データを時分
割に取り込むようにすることによって達成される。
つのマルチプレクサを曲間して接続されだＡ／Ｄ変換器
の出力データと、該マルチプレクサの入力をモニタする
回路の出力データとの演算によりディジタル値表示され
る型式において、マルチプレクサ・ル巾変換器間にアナ
ログ入力と直接に結ばれる切換器を介挿し、他方Ａ／Ｄ
変換器・マルチプレクサ間にモニタ回路としてプライオ
リティ エンコーダを介して帰還路を設け、プライオリ
ティ エンコーダとんの変換器との各出力データを時分
割に取り込むようにすることによって達成される。
（ホ） 実施例
本発明の好適な実施例を第２図について説明する。
本発明によれば、マルチプレクサ１６・Ｖ変倹器１７間
にアナログ人力６７ と直接に結ばれる切換器２１が介
挿され、またんの変換器１７・マルチプレクサ１６間に
モニタ回路としてプライオリティ エンコーダ２２を介
して帰還路が設けられる。
にアナログ人力６７ と直接に結ばれる切換器２１が介
挿され、またんの変換器１７・マルチプレクサ１６間に
モニタ回路としてプライオリティ エンコーダ２２を介
して帰還路が設けられる。
動作シーケンスは次の通りである。
最初に、切換器２１によってＡ／Ｄ変換器１７の入力は
、マルチプレクサ１３と直接結ばれ、このマルチプレク
サ１３の出力が、まずＡ／Ｄ変換器１７によりめ変換さ
れる。この結果は、プライオリティエンコーダ２２に送
られる。エンコーダ２２は入力の最上位ビットの位置に
応じてコードを出力する機能を有している。エンコーダ
２２の出力に応じて、マルチプレクサ１６で、Ｘｌ、Ｘ
８．Ｘ６４の信号のうちから１つが選択される。それと
同時に、切換器２１が切換えられるように制御されてお
り、選択された信号が〜の変換器１７に入力され、ｋの
変換される。その結果は、レジスタ１８ ａに保持され
、倍数を示す′プライオリティ エンコーダ２２の出力
コードと共に、ＣＰ’Ｕ２０の演算部へ送られる。
、マルチプレクサ１３と直接結ばれ、このマルチプレク
サ１３の出力が、まずＡ／Ｄ変換器１７によりめ変換さ
れる。この結果は、プライオリティエンコーダ２２に送
られる。エンコーダ２２は入力の最上位ビットの位置に
応じてコードを出力する機能を有している。エンコーダ
２２の出力に応じて、マルチプレクサ１６で、Ｘｌ、Ｘ
８．Ｘ６４の信号のうちから１つが選択される。それと
同時に、切換器２１が切換えられるように制御されてお
り、選択された信号が〜の変換器１７に入力され、ｋの
変換される。その結果は、レジスタ１８ ａに保持され
、倍数を示す′プライオリティ エンコーダ２２の出力
コードと共に、ＣＰ’Ｕ２０の演算部へ送られる。
なお詳しくは、１例として、んの変換器１７が０〜ｌＯ
ｖの入力スパンを持ち、８ビツトの分解能を有するとす
る。また倍数として、Ｘｉ、 Ｘ８． Ｘ６４の３種類
が用意されているとする。入力ｅｉが０〜１０ Ｖの範
囲で変化するとすると、０＜ ｅ ｉ ＜ ０．１５６
２５ Ｖの場合は、Ｘ６４．０．１５６２５＜ｅ＋（１
，２５Ｖの場合は、ｘｓ、 １．２５＜ｅｚ＜ＩＯＶの
場合は、×１が選択されねばならない。いま、ｅｉ ＝
Ｉ Ｖとすると、これはまず、ん０変換器１７によっ
てＮ勺変換されると、その出力は０００１ ｘｘｘｘの
形となる０プライオリテイ エンコーダ２２ハその出力
の最上位ビットが４ビツト目にあることをみて、出力０
１を出す。これによって、入力は０．１５６２５ ＜
ｅ ｉ＜１．２５Ｖの範囲であることを知るわけである
が、エンコーダ２２の出力０１ によってマルチプレク
サ１６は、×８の入力を選択し ８ｖの出力をだし、次
にこれがＡ／Ｄ変換される。ＣＰ Ｕ ２０は、この出
力とエンコーダの出力０１をみて、入力Ｈ８Ｖ／８＝Ｉ
Ｖであることを知る。
ｖの入力スパンを持ち、８ビツトの分解能を有するとす
る。また倍数として、Ｘｉ、 Ｘ８． Ｘ６４の３種類
が用意されているとする。入力ｅｉが０〜１０ Ｖの範
囲で変化するとすると、０＜ ｅ ｉ ＜ ０．１５６
２５ Ｖの場合は、Ｘ６４．０．１５６２５＜ｅ＋（１
，２５Ｖの場合は、ｘｓ、 １．２５＜ｅｚ＜ＩＯＶの
場合は、×１が選択されねばならない。いま、ｅｉ ＝
Ｉ Ｖとすると、これはまず、ん０変換器１７によっ
てＮ勺変換されると、その出力は０００１ ｘｘｘｘの
形となる０プライオリテイ エンコーダ２２ハその出力
の最上位ビットが４ビツト目にあることをみて、出力０
１を出す。これによって、入力は０．１５６２５ ＜
ｅ ｉ＜１．２５Ｖの範囲であることを知るわけである
が、エンコーダ２２の出力０１ によってマルチプレク
サ１６は、×８の入力を選択し ８ｖの出力をだし、次
にこれがＡ／Ｄ変換される。ＣＰ Ｕ ２０は、この出
力とエンコーダの出力０１をみて、入力Ｈ８Ｖ／８＝Ｉ
Ｖであることを知る。
次側として、ｅｌ＝０．ＩＶの場合、最初のん巾出力は
、ｏｏｏｏｏｏｉｘＯ形となり、エンコーダ２２はその
出力の最上位ビットが７ビツト目にあることをみて、出
力１０をだす。そこで、マルチプレクサ１６は、Ｘ６４
を選択し、６．４ｖの出力と、Ｘ６４のコード１０をＣ
Ｐ Ｕ ２０に送って、そこで演算される。
、ｏｏｏｏｏｏｉｘＯ形となり、エンコーダ２２はその
出力の最上位ビットが７ビツト目にあることをみて、出
力１０をだす。そこで、マルチプレクサ１６は、Ｘ６４
を選択し、６．４ｖの出力と、Ｘ６４のコード１０をＣ
Ｐ Ｕ ２０に送って、そこで演算される。
（へ）効果
本発明は、コンパレータの構成要素を除外して、つまり
高価な複数の部品を省すて同等の機能を有する新規なフ
ローティング ポイント型Ａ／Ｄ変換器な層しデータ収
集装置か得られるという効果を奏する。
高価な複数の部品を省すて同等の機能を有する新規なフ
ローティング ポイント型Ａ／Ｄ変換器な層しデータ収
集装置か得られるという効果を奏する。
第１図は従来例のブロック図、第２図は本発明のｊ実施
例を示したブロック図である。 ｅｉはアナログ入力、１４ハ増幅器、１５けコンパレー
タ、１６はマルチプレクサ、１７は■変換器、１８けレ
ジスタ、２０はＣＰＵ、２１は切換器、２２はプライオ
リティ エンコーダである。 特許出願人 株式会社 島津製作所
例を示したブロック図である。 ｅｉはアナログ入力、１４ハ増幅器、１５けコンパレー
タ、１６はマルチプレクサ、１７は■変換器、１８けレ
ジスタ、２０はＣＰＵ、２１は切換器、２２はプライオ
リティ エンコーダである。 特許出願人 株式会社 島津製作所
Claims (1)
- アナログ入力値が、複数の７増幅器及び１つのマルチプ
レクサを前置して接続されたＡ ／’Ｄ変換器の出力デ
ータと、該マルチプレクサの入力をモニタする回路の出
力データとの演算によりディジタル値表示される型式に
おいて、マルチプレクサ・Ａ／Ｄ変換器間にアナログ入
力と直接に結ばれる切換器が介挿され、他方Ａ７’Ｄ変
換器・マルチプレクサ間にモニタ回路としてプライオリ
ティ エンコーダを介して帰還路が設けられ、プライオ
リティエンコーダと〜の変換器との各出力データが時分
割により取り込まれるようにしたことを特徴とする、デ
・−夕収集装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13228583A JPS6024626A (ja) | 1983-07-20 | 1983-07-20 | デ−タ収集装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13228583A JPS6024626A (ja) | 1983-07-20 | 1983-07-20 | デ−タ収集装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024626A true JPS6024626A (ja) | 1985-02-07 |
Family
ID=15077705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13228583A Pending JPS6024626A (ja) | 1983-07-20 | 1983-07-20 | デ−タ収集装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024626A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01153278U (ja) * | 1988-04-15 | 1989-10-23 |
-
1983
- 1983-07-20 JP JP13228583A patent/JPS6024626A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01153278U (ja) * | 1988-04-15 | 1989-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1202460B1 (en) | Logarithmic a/d converter, method of logarithmic a/d conversion, logarithmic d/a converter, method of logarithmic d/a conversion, and system for measuring physical quantity | |
| JPS6024626A (ja) | デ−タ収集装置 | |
| JPS61210965A (ja) | 低抵抗測定装置 | |
| KR100363127B1 (ko) | 계측장치 | |
| JPH088747A (ja) | アナログ／デジタル変換回路 | |
| JPS62204617A (ja) | 高分解能ａ／ｄコンバ−タ | |
| JP2616196B2 (ja) | 制御装置の異常検出回路 | |
| US3812334A (en) | High speed measurement system | |
| JP4103789B2 (ja) | 保護制御装置 | |
| JP3281468B2 (ja) | アナログ試験回路 | |
| JP3073536B2 (ja) | 中性子束計測装置 | |
| SU599216A1 (ru) | Устройство дл измерени операторной проводимости | |
| JPH0392015A (ja) | アナログ・ディジタル変換器 | |
| JPS61261928A (ja) | Ａ／ｄ変換回路 | |
| JPH0312489B2 (ja) | ||
| CN112444666A (zh) | 电流测量系统 | |
| JP3518514B2 (ja) | 対数型ａ／ｄ変換器、対数型ａ／ｄ変換方法、及び対数型ｄ／ａ変換器、 | |
| JPH0429085A (ja) | 中性子束計測システム | |
| JP3518514B6 (ja) | 対数型ａ／ｄ変換器、対数型ａ／ｄ変換方法、及び対数型ｄ／ａ変換器、 | |
| JPS5860821A (ja) | デジタル−アナログ変換出力装置 | |
| JP2890497B2 (ja) | 多点光測定器 | |
| JPS63307320A (ja) | 秤の測定レンジ切替装置 | |
| JPS63135818A (ja) | 多点入力記録計 | |
| JPH0739123U (ja) | Ａｄ変換装置 | |
| SU677099A1 (ru) | Многоканальный преобразователь напр жени в код |