JPS60237700A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS60237700A JPS60237700A JP60070907A JP7090785A JPS60237700A JP S60237700 A JPS60237700 A JP S60237700A JP 60070907 A JP60070907 A JP 60070907A JP 7090785 A JP7090785 A JP 7090785A JP S60237700 A JPS60237700 A JP S60237700A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- rom
- output
- decoder
- fets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Logic Circuits (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は論理回路に関し、物に相補型の電界効果型トラ
ンジスタ（以下、０ＭＯ８と略す）を用いたダイナミッ
ク動作型のＲＯＭの構成に関するものである。
ンジスタ（以下、０ＭＯ８と略す）を用いたダイナミッ
ク動作型のＲＯＭの構成に関するものである。
０ＭＯ８を用いた論理回路の一例として、従来第１図、
第２図に示す回路が知られている（このような構成を有
するものとしては例えば特開昭５３−９１５６０号があ
る。）。第１図の回路は多入力のＮＯＲ回路あるいはＲ
ＯＭセル回路トして適用されるもので、並列接続された
Ｎチャンネルの論理ゲートＭＯ８％０ｌ−Ｏｉの両端に
、互いに極性の異なるＰチャンネルとＮチャンネルの２
個のゲー）ＭＯ８２１と２２を接続し、これらのゲート
入力に同一のクロックφを与えている。
第２図に示す回路が知られている（このような構成を有
するものとしては例えば特開昭５３−９１５６０号があ
る。）。第１図の回路は多入力のＮＯＲ回路あるいはＲ
ＯＭセル回路トして適用されるもので、並列接続された
Ｎチャンネルの論理ゲートＭＯ８％０ｌ−Ｏｉの両端に
、互いに極性の異なるＰチャンネルとＮチャンネルの２
個のゲー）ＭＯ８２１と２２を接続し、これらのゲート
入力に同一のクロックφを与えている。
クロックφが“Ｌ”の期間にはプリチャージ用のＰＭＯ
８２１が導通し、出力線の容重Ｃ１が電源電圧Ｖ。Ｃに
プリチャージされる。φ−°Ｈ”の期間にはゲート用Ｍ
Ｏ８２２が導通ずるため、入力ａ１〜ａ１に論理が成立
する場合のみ＠重Ｃ。
８２１が導通し、出力線の容重Ｃ１が電源電圧Ｖ。Ｃに
プリチャージされる。φ−°Ｈ”の期間にはゲート用Ｍ
Ｏ８２２が導通ずるため、入力ａ１〜ａ１に論理が成立
する場合のみ＠重Ｃ。
つＳディスチャージして出力すが接地電位となり、そう
でない場合にはＶ。０が出力される。
でない場合にはＶ。０が出力される。
第２図の回路は、第１図のダイナミック回路を２段縦続
接続し、同一のクロックサイクル内で入力に対する出力
結果を得るようにしたものである。
接続し、同一のクロックサイクル内で入力に対する出力
結果を得るようにしたものである。
前段の回路１と後段の回路２との間にはインバータ３が
挿入されでいる。谷タイナミック回路はφ＝”Ｌｌの期
間に共にプリチャージさｎ、φ＝“Ｈ″の期間に論理動
作をする。
挿入されでいる。谷タイナミック回路はφ＝”Ｌｌの期
間に共にプリチャージさｎ、φ＝“Ｈ″の期間に論理動
作をする。
第３図は上述した２つの回路を組み合せて構成した従来
のＲＯＭ回路を示す。デコーダ部は第１図と同様のＮＯ
Ｒ回路２０で構成され、インバータ３１．３２％ ３３
を介して、各デコーダ出力ｄ１ｄ２、ｄ３がＲＯＭ部分
４０のセレクタ１１Ｍ３１０゜３２０．３３０にそれぞ
れ入力されているｏ４１．４２．４３はそれぞれ出力＠
４１０．４２０．４３０と電源電圧Ｖ。０との間に接続
されたプリチャージ用のＰＭＯ８であり、各出力線とゲ
ート用のＮＭＯ８５０との間には、上記セレクタ線３１
０−３３０を入力とするＲＯＭセルのＭＯ８３２１〜３
３３が並列接続されてＮＯＲ回路を形成している。
のＲＯＭ回路を示す。デコーダ部は第１図と同様のＮＯ
Ｒ回路２０で構成され、インバータ３１．３２％ ３３
を介して、各デコーダ出力ｄ１ｄ２、ｄ３がＲＯＭ部分
４０のセレクタ１１Ｍ３１０゜３２０．３３０にそれぞ
れ入力されているｏ４１．４２．４３はそれぞれ出力＠
４１０．４２０．４３０と電源電圧Ｖ。０との間に接続
されたプリチャージ用のＰＭＯ８であり、各出力線とゲ
ート用のＮＭＯ８５０との間には、上記セレクタ線３１
０−３３０を入力とするＲＯＭセルのＭＯ８３２１〜３
３３が並列接続されてＮＯＲ回路を形成している。
然るに、このＦＬＯＭ回路の場合、デコーダ部２０が複
数のＮＯＲ回路から構成されているため、φ＝＠Ｈ“の
論理期間にほとんどのＮＯＲ回路が容量ｃ１をティスチ
ャージする方向に動作し、プリチャージ電圧を保持する
個所はわずかである。
数のＮＯＲ回路から構成されているため、φ＝＠Ｈ“の
論理期間にほとんどのＮＯＲ回路が容量ｃ１をティスチ
ャージする方向に動作し、プリチャージ電圧を保持する
個所はわずかである。
ンー裡
従っη貴電力が大きいという欠点がある。また、デコー
ダ部のゲート用ＭＯ８２２のドレインに複数個の論理Ｍ
Ｏ８ＯＩ〜Ｏ１が並列接続されているため、この接続点
と接地電位間に大きな容量Ｃ２が寄生し、動作スピード
が低下する欠点がある。またＲＯＭセル部４０についで
みると、上記回路構成の場合、ＲＯＭセル３２１〜３３
３と接地間にスイッチングＮＭＯ８５０を必要とするた
め、このＭＯＳを形成するためのＬＳＩ基板面積が必要
となる。
ダ部のゲート用ＭＯ８２２のドレインに複数個の論理Ｍ
Ｏ８ＯＩ〜Ｏ１が並列接続されているため、この接続点
と接地電位間に大きな容量Ｃ２が寄生し、動作スピード
が低下する欠点がある。またＲＯＭセル部４０についで
みると、上記回路構成の場合、ＲＯＭセル３２１〜３３
３と接地間にスイッチングＮＭＯ８５０を必要とするた
め、このＭＯＳを形成するためのＬＳＩ基板面積が必要
となる。
例えば第３図の２点鎖線部分をＬＳＩパターンで示すと
第４図（Ａ）のようになる。第４図（Ｈ）は図（Ａ）の
Ｂ−Ｂ ’−Ｈ断面を示す。破線で囲んだ領域はｎ型の
不純物域散領域であり、これらはｎ型基板１００の表面
部に形成したｐ型ウェル領域１１０内に形成される。一
点ｔｉａ１１１ｉ！で示したセレクタ＃３２０，３３０
．５１０はポリシリコンによって形成され、ｎ型不純物
の拡散領域を榎う位置でＮＭＯ８を構成する０笑線で示
した出力信号線４１０〜４３０とスイッチング用ＮＭＯ
８接続＠５００は金属配線、例えばアルミニウム配線に
よって形成される。スイッチング用ＮＭＯＳ ５０は、
アレー状に配列されたＲ、ＯＭセルの谷列毎、あるいは
複数の列毎に設けられ、基板上に無視できない面積を占
める０ 〔発明の目的〕 本発明は上述した従来のＲＯＭ＄４の欠点を解決すべく
なされｊこものであり、その目的とするところは、消費
電力・基板面積の小さいＲＯＭ回路を提供することにあ
る。
第４図（Ａ）のようになる。第４図（Ｈ）は図（Ａ）の
Ｂ−Ｂ ’−Ｈ断面を示す。破線で囲んだ領域はｎ型の
不純物域散領域であり、これらはｎ型基板１００の表面
部に形成したｐ型ウェル領域１１０内に形成される。一
点ｔｉａ１１１ｉ！で示したセレクタ＃３２０，３３０
．５１０はポリシリコンによって形成され、ｎ型不純物
の拡散領域を榎う位置でＮＭＯ８を構成する０笑線で示
した出力信号線４１０〜４３０とスイッチング用ＮＭＯ
８接続＠５００は金属配線、例えばアルミニウム配線に
よって形成される。スイッチング用ＮＭＯＳ ５０は、
アレー状に配列されたＲ、ＯＭセルの谷列毎、あるいは
複数の列毎に設けられ、基板上に無視できない面積を占
める０ 〔発明の目的〕 本発明は上述した従来のＲＯＭ＄４の欠点を解決すべく
なされｊこものであり、その目的とするところは、消費
電力・基板面積の小さいＲＯＭ回路を提供することにあ
る。
本発明は前記目的を達成するため、論理回路を、複数個
のＮＡＮＤ回路からなるデコーダ部と、上記谷ＮＡＮＤ
回路の出力を反転させるためのインバータ回路と、上記
谷インバータ回路の出力によって駆動されるＲＯＭセル
部とから構成するととモニ、上記ＲＯＭセル部は、複数
個のＲＯＭセルが出力線と接地電位との間に並列接続さ
れたＮＯＲ回路によって構成したことを特徴とする０〔
発明の実施例〕 太冷明の一寥施例を第５図に示す。本発明回路のデコー
ダ部は、プリチャージ用のＰＭＯ８２１とスイッチング
用ＮＭＯ８２２との間に複数個の論理ゲート用のＮＭＯ
８，０１〜Ｏｉを直列に接続したＮＡＮＤ回路２０から
構成される。３１はデコーダ出力を反転すると同時に、
セレクタ線３１０に接続されたＲＯＭセル用のＮＭＯ８
３１１〜３１Ｎを駆動するインバータ回路であるＯＲ，
ＯＭナセル４０は第３図と同様にＮＯＲ回路構成となっ
ているが、各セル３１１〜３ＭＮのソースは直接接地さ
れ、従来回路のクロックドゲート５０を除去した構造と
なっている０ 第６図は上記ＲＯＭの信号波形図であり、クロックφ＝
″Ｌ″のタイミングでプリチャージ用のＰＭＯ８２１，
４１〜４Ｎが導通し、デコーダの出力すおよびＲＯＭセ
ル部の各出力線４１０〜４ＮＯが電源電圧Ｖ。。、すな
わち”Ｈ″レベルプリチャージされる０インバータ３１
の出力ｄ１は、“Ｈ°レベルのデコーダ出力ｂ１を受け
て１Ｌ″レベルとなり、セレクタ信号＠３１０に接続さ
れたＲＯＭセル３１１〜３１Ｎの全てのオフさせる。こ
れと同様に、セレクタ信号線３２０〜３ＭＯに接続され
る全てのＭＯＳセルが、それぞれに対応するデコーダと
インバータ（図示せず）の出力によりオフ状態となる。
のＮＡＮＤ回路からなるデコーダ部と、上記谷ＮＡＮＤ
回路の出力を反転させるためのインバータ回路と、上記
谷インバータ回路の出力によって駆動されるＲＯＭセル
部とから構成するととモニ、上記ＲＯＭセル部は、複数
個のＲＯＭセルが出力線と接地電位との間に並列接続さ
れたＮＯＲ回路によって構成したことを特徴とする０〔
発明の実施例〕 太冷明の一寥施例を第５図に示す。本発明回路のデコー
ダ部は、プリチャージ用のＰＭＯ８２１とスイッチング
用ＮＭＯ８２２との間に複数個の論理ゲート用のＮＭＯ
８，０１〜Ｏｉを直列に接続したＮＡＮＤ回路２０から
構成される。３１はデコーダ出力を反転すると同時に、
セレクタ線３１０に接続されたＲＯＭセル用のＮＭＯ８
３１１〜３１Ｎを駆動するインバータ回路であるＯＲ，
ＯＭナセル４０は第３図と同様にＮＯＲ回路構成となっ
ているが、各セル３１１〜３ＭＮのソースは直接接地さ
れ、従来回路のクロックドゲート５０を除去した構造と
なっている０ 第６図は上記ＲＯＭの信号波形図であり、クロックφ＝
″Ｌ″のタイミングでプリチャージ用のＰＭＯ８２１，
４１〜４Ｎが導通し、デコーダの出力すおよびＲＯＭセ
ル部の各出力線４１０〜４ＮＯが電源電圧Ｖ。。、すな
わち”Ｈ″レベルプリチャージされる０インバータ３１
の出力ｄ１は、“Ｈ°レベルのデコーダ出力ｂ１を受け
て１Ｌ″レベルとなり、セレクタ信号＠３１０に接続さ
れたＲＯＭセル３１１〜３１Ｎの全てのオフさせる。こ
れと同様に、セレクタ信号線３２０〜３ＭＯに接続され
る全てのＭＯＳセルが、それぞれに対応するデコーダと
インバータ（図示せず）の出力によりオフ状態となる。
φ−”Ｈ″のタイミングでは、論理の成立した特定のデ
コーダで出力レベルが“Ｌ”となり、インバータ出力が
”Ｈ”となって対応する行のＲＯＭセルを導通させる。
コーダで出力レベルが“Ｌ”となり、インバータ出力が
”Ｈ”となって対応する行のＲＯＭセルを導通させる。
従って、導通したＲＯＭセルを含む出力線の信号ｅｊが
゛Ｌ″レベルになる。
゛Ｌ″レベルになる。
第３図の従来回路では、クロックドケ−１−Ｍ０８５０
を省略するとφの立下りのタイミングでＲ，０Ｍセルが
導通し、完全にオフになりきらない場合に貫通電流を生
ずるという欠点がある。しかＬながら、本発明の如くデ
コーダ部をＮＡＮＤ回路で構成し、デコーダ出力をイン
バータを介してＲＯＭセルのゲートに入力する構成にす
ると、貫流電流は生じない。なぜならば、デコーダ２０
の出力ラインはＰＭＯ８２１の導通によって電源電圧■
。０にプリチャージされるが、この出力ラインの谷蓋Ｃ
□はＰＭＯ８２１と論理ＭＯ８，０１との間たけに存在
する浮遊各音てあり、ＲＯＭセルの各出力軸４１０〜４
ＮＯにつぐ容重ｃ３に比較してはるかに小さい。従って
デコーダの出力すの立上り時間Ｔ１は、Ｒ，０Ｍセル部
の出力信号ｅの立上り時間Ｔ２に比較して充分に速い。
を省略するとφの立下りのタイミングでＲ，０Ｍセルが
導通し、完全にオフになりきらない場合に貫通電流を生
ずるという欠点がある。しかＬながら、本発明の如くデ
コーダ部をＮＡＮＤ回路で構成し、デコーダ出力をイン
バータを介してＲＯＭセルのゲートに入力する構成にす
ると、貫流電流は生じない。なぜならば、デコーダ２０
の出力ラインはＰＭＯ８２１の導通によって電源電圧■
。０にプリチャージされるが、この出力ラインの谷蓋Ｃ
□はＰＭＯ８２１と論理ＭＯ８，０１との間たけに存在
する浮遊各音てあり、ＲＯＭセルの各出力軸４１０〜４
ＮＯにつぐ容重ｃ３に比較してはるかに小さい。従って
デコーダの出力すの立上り時間Ｔ１は、Ｒ，０Ｍセル部
の出力信号ｅの立上り時間Ｔ２に比較して充分に速い。
この結果、インバータ３１（３２・・・・・・３Ｍ）の
出力ｄが“Ｌ”レベルに安定するまでの時間Ｔｆ、もＴ
２に比較して充分に速く、デコーダ部とＲＯＭセル部で
プリチャージ用のＰＭＯＳ ２１．４１〜４Ｎが同時に
導通した場合でも、ＲＯＭセルの出力線４１０〜４ＮＯ
が充分にチャージされる前に各ＲＯＭセルのＭＯ８３１
１〜３ＭＮがオフ状態になり、ｊｔ流電流を生ずること
なく正常な論理動作を達成できる０ 〔発明の効果〕 上述した本発明のＲＯＩＪＩ成によれば、ＲＯＭセル都
４０からクロックド・ゲート用のＭＯＳを省略できるた
め１例えば第４図（Ａ）の対応部分を示す第７図から明
らかな如く、各ＲＯＭセルのソース領域を直接接地でき
、アレー状に配列されるＲＯＭセル形成領域の基板面積
を小さくできる。
出力ｄが“Ｌ”レベルに安定するまでの時間Ｔｆ、もＴ
２に比較して充分に速く、デコーダ部とＲＯＭセル部で
プリチャージ用のＰＭＯＳ ２１．４１〜４Ｎが同時に
導通した場合でも、ＲＯＭセルの出力線４１０〜４ＮＯ
が充分にチャージされる前に各ＲＯＭセルのＭＯ８３１
１〜３ＭＮがオフ状態になり、ｊｔ流電流を生ずること
なく正常な論理動作を達成できる０ 〔発明の効果〕 上述した本発明のＲＯＩＪＩ成によれば、ＲＯＭセル都
４０からクロックド・ゲート用のＭＯＳを省略できるた
め１例えば第４図（Ａ）の対応部分を示す第７図から明
らかな如く、各ＲＯＭセルのソース領域を直接接地でき
、アレー状に配列されるＲＯＭセル形成領域の基板面積
を小さくできる。
また、デコーダ部がＮＡＮＤ回路構成となっているため
消費電力が少なく、１クロツクサイクル内にＲ，０Ｍ出
力が得られるという利点を備えている０向、上記本発明
の回路構成はＰＬＡにも直接適用できるものである。こ
の場合、デコーダ部とインバータでＡ Ｎ Ｄ ＆ｏ理
がとられ、ｌ’ＬＯＭセル部がＮＯＲ，−理であるから
、出力ｅ１〜ｅｎにインバータを付加すれば完全なＡＮ
Ｄ−ＯＲ論理が正論理で実現できる。もし第３図の従来
角路の如くデコーダ部をＮＯＲ回路で構成すると０Ｒ−
ＯＲ論理となるため、汎用性のあるＰＬＡにはなりにく
い。
消費電力が少なく、１クロツクサイクル内にＲ，０Ｍ出
力が得られるという利点を備えている０向、上記本発明
の回路構成はＰＬＡにも直接適用できるものである。こ
の場合、デコーダ部とインバータでＡ Ｎ Ｄ ＆ｏ理
がとられ、ｌ’ＬＯＭセル部がＮＯＲ，−理であるから
、出力ｅ１〜ｅｎにインバータを付加すれば完全なＡＮ
Ｄ−ＯＲ論理が正論理で実現できる。もし第３図の従来
角路の如くデコーダ部をＮＯＲ回路で構成すると０Ｒ−
ＯＲ論理となるため、汎用性のあるＰＬＡにはなりにく
い。
第１図、第２図はそれぞｎ０ＭＯ８を用いた従来の論理
回路の１例を示す図、第３図は上記論理回路をベースに
して構成された従来のＲＯＭの回路構成図、第４図（Ａ
）は上記第３図回路のＬＳＩのパターンレイアウトおよ
び基板断面図、第５図は本発明によるＲＯＭの回路構成
の例を示す図、第６図は上記第５図回路の製作説明のた
めの信号波形図、第７図は上記第５図回路をＬＳＩ化し
た場合のパターンレイアウトを示す図である。 図において、２０はデコーダ部、４０はＲＯＭセル部、
３１〜３３はインバータを示す。 第２ 図 ｅｔ ｅ２ ６３ 才５ 旧 ゼ オ ６ 図 オフ図
回路の１例を示す図、第３図は上記論理回路をベースに
して構成された従来のＲＯＭの回路構成図、第４図（Ａ
）は上記第３図回路のＬＳＩのパターンレイアウトおよ
び基板断面図、第５図は本発明によるＲＯＭの回路構成
の例を示す図、第６図は上記第５図回路の製作説明のた
めの信号波形図、第７図は上記第５図回路をＬＳＩ化し
た場合のパターンレイアウトを示す図である。 図において、２０はデコーダ部、４０はＲＯＭセル部、
３１〜３３はインバータを示す。 第２ 図 ｅｔ ｅ２ ６３ 才５ 旧 ゼ オ ６ 図 オフ図
Claims (1)
- 複数個のＮＡＮＤ回路からなるデコーダ部と、上記各Ｎ
ＡＮＤＩ＠路の出力を反転させるためのインバータ回路
と、上記各インバータ回路の出力によって駆動されるＲ
、ＯＭセル部とからなり、上記ＲＯＭセル部は、複数個
のＲＯＭセルが出力線と接地電位との間に並列接続され
たＮＯＲ回路によって構成されていることを特徴とする
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070907A JPS60237700A (ja) | 1985-04-05 | 1985-04-05 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070907A JPS60237700A (ja) | 1985-04-05 | 1985-04-05 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60237700A true JPS60237700A (ja) | 1985-11-26 |
Family
ID=13445056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070907A Pending JPS60237700A (ja) | 1985-04-05 | 1985-04-05 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60237700A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194722A (ja) * | 1987-10-07 | 1989-04-13 | Sharp Corp | イオン注入によるプログラム可能論理素子 |
-
1985
- 1985-04-05 JP JP60070907A patent/JPS60237700A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194722A (ja) * | 1987-10-07 | 1989-04-13 | Sharp Corp | イオン注入によるプログラム可能論理素子 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4700089A (en) | Delay circuit for gate-array LSI | |
| US6972599B2 (en) | Pseudo CMOS dynamic logic with delayed clocks | |
| US4797580A (en) | Current-mirror-biased pre-charged logic circuit | |
| US6590425B2 (en) | Semiconductor integrated circuit apparatus | |
| JPS61294699A (ja) | Ｃｍｏｓトランジスタ回路 | |
| JPH035692B2 (ja) | ||
| JPH0761002B2 (ja) | 集積回路 | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| JPS6251316A (ja) | 一方向導通形スイツチング回路 | |
| JP2001244804A (ja) | レベルコンバータ回路 | |
| JPS60237700A (ja) | 論理回路 | |
| JP2749185B2 (ja) | 複合論理回路 | |
| JPH0468657B2 (ja) | ||
| US4631425A (en) | Logic gate circuit having P- and N- channel transistors coupled in parallel | |
| US4839849A (en) | Ripple-carry adder | |
| JP3119177B2 (ja) | 半導体装置 | |
| JP3468402B2 (ja) | パストランジスタ回路 | |
| KR940000267B1 (ko) | 직렬 비교기 집적회로 | |
| JPH09116422A (ja) | 半導体論理回路 | |
| JP3031173B2 (ja) | 半導体集積回路装置 | |
| JP3496103B2 (ja) | ３入力排他的否定論理和回路 | |
| JP2574839B2 (ja) | クロック駆動回路 | |
| JPH0355045B2 (ja) | ||
| JPH0218499B2 (ja) | ||
| US5428306A (en) | Compact multiplexer circuit |