JPS60233724A - Information device - Google Patents
Information deviceInfo
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- JPS60233724A JPS60233724A JP59089628A JP8962884A JPS60233724A JP S60233724 A JPS60233724 A JP S60233724A JP 59089628 A JP59089628 A JP 59089628A JP 8962884 A JP8962884 A JP 8962884A JP S60233724 A JPS60233724 A JP S60233724A
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- JP
- Japan
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- program
- power supply
- rom
- drop
- processing
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Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明は、情報機器に関し、さらに詳しくは、電源低下
後の再開処理を能率的に行う情報機器に関する。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to information equipment, and more particularly, to an information equipment that efficiently performs restart processing after a power failure.
（従来技術）
従来の情報機器は、いったん電源電圧が低下し始めると
、その後の再開処理は、再びプログラムを一番初めから
実行せねばならなく、能率が非常に悪かった。(Prior Art) In conventional information equipment, once the power supply voltage begins to drop, the subsequent restart process requires executing the program from the beginning again, which is extremely inefficient.
（目 的）
本発明は、上記の欠点を除去し、いったん電源が低下し
た後の再開処理において、プログラムの実行を効率的に
行う情報機器を提供することを目的とする。(Objective) It is an object of the present invention to provide an information device that eliminates the above-mentioned drawbacks and efficiently executes a program in a restart process after the power supply has once decreased.
（実施例） 第１図は、本発明の一実施例の概略ブロック図である。(Example) FIG. 1 is a schematic block diagram of one embodiment of the present invention.
メイン０ＰＵ１は、演算及びシステム全体の制御を行う
ものである。又、スレーブＣＰＵインターフェース１４
によってメイン０ＰＵ１．！：つながるスレーブａｐｔ
ｒｓは、キーボード１７及び電源１６を制御するもので
ある。また、ＲＯＭ２には、業務プログラムに起動をか
けるプログラムなどのシステムの基本プログラム及びオ
ペレーテインクシステムが格納されている。又、ＲＯＭ
カプセル５及び４には、業務プログラムを格納するＲＯ
Ｍが収納される。５はＬＣＤユニットであり、ＬＣＤコ
ントローラ６によって制御される。The main 0PU1 performs calculations and controls the entire system. In addition, the slave CPU interface 14
Main0PU1. ! : Connected slave apt
rs controls the keyboard 17 and power supply 16. Further, the ROM 2 stores basic programs of the system, such as a program for starting a business program, and an operator ink system. Also, ROM
Capsules 5 and 4 contain ROs that store business programs.
M is stored. 5 is an LCD unit, which is controlled by an LCD controller 6.
又、８はダイナミックＲＡＭコントローラで、ダイナミ
ックＲＡＭ７を制御するものである。さらに、非同期シ
リアルコントローラ９は、切シ換え回路１？を通して周
辺機器と接続するためのものである。又、１８はカート
リッジインターフェース１０を通じて本体と接続するカ
ートリッジオプションで、例えば、ＲＡＭカートリッジ
、ＲＯＭカートリッジ、マイクロカセットドライブ等が
考えられる。又、１１はボーレートジェネレータ、１２
はタイマーである。さらに、インタラブドコントローラ
１３は外部上りの割込を制御するものである。Further, 8 is a dynamic RAM controller, which controls the dynamic RAM 7. Furthermore, the asynchronous serial controller 9 has a switching circuit 1? This is for connecting peripheral devices through the Further, 18 is a cartridge option connected to the main body through the cartridge interface 10, such as a RAM cartridge, ROM cartridge, micro cassette drive, etc. Also, 11 is a baud rate generator, 12
is a timer. Furthermore, the interwoven controller 13 controls external upstream interruptions.
第２図は、第１図のＲＯＭ２とダイナミックＲＡＭ７の
関係をさらに詳細に示す図である。ここでは、図示され
るようにＲＯＭ ２とダイナミックＲＡＭ７０は同一の
アドレスが割り当てられており、内部で切シ換えて使用
されている。FIG. 2 is a diagram showing the relationship between the ROM 2 and the dynamic RAM 7 in FIG. 1 in more detail. Here, as shown in the figure, the ROM 2 and the dynamic RAM 70 are assigned the same address and are used by switching internally.
次に、第１図の実施例の基本ソフトウェア構造を、第３
図のブロック図を用いて説明する。Next, the basic software structure of the embodiment shown in FIG.
This will be explained using the block diagram shown in the figure.
第５図において、上の方はど高いソフトウェアレベル（
人間に近いレベル）になり、下の方はど低いソフトウェ
アレベル（機械に近いレベル）になる。In Figure 5, the higher the software level (
At the bottom, the software level is very low (close to a machine level).
マス、コンソール・コマンド・プロセッサ（以下、ｃａ
ｐと略す。）２２は、コンソール（図示せず）から入力
されるコマンドを受け付け、対応−ｔ−ルアプリケーシ
ョンプログラム２１をロード。mass, console command processor (hereinafter referred to as ca)
Abbreviated as p. ) 22 accepts commands input from a console (not shown) and loads the corresponding application program 21.
実行するプログラムである。次にベーシック・ディスク
−オペレーティングシステム（以下、ＢＤＯ８と略す。This is the program to be executed. Next is the Basic Disk Operating System (hereinafter abbreviated as BDO8).
）２３は、ＲＡＭディスク及びフロッピーディスクのフ
ァイルを管理するプログラムである。又、ベーシック・
インプット・オウトプツトシステム（以下、Ｂ工０８と
略す。）２５は、標準デバイス３０のハードウェアとオ
ペレーティングシステムとの入出力インターフェイスプ
ログラムである。さらに、マイクロカセット・テープ・
オペレーティングシステム（以下、ＭＴＯ８と略す。）
２４は、マイクロカセットテープ（図示せず）のファイ
ルを管理するプログラムである。さらに、マイクロカセ
ット・インプット・アウトプットシステム２６は、マイ
クロカセット３１のハードウェアとオペル−ティングシ
ステムとの入出力インターフェイスプログラムである。) 23 is a program that manages files on the RAM disk and floppy disk. Also, basic
The input/output system (hereinafter abbreviated as B-08) 25 is an input/output interface program between the hardware of the standard device 30 and the operating system. In addition, micro cassette tape
Operating system (hereinafter abbreviated as MTO8)
24 is a program that manages files on a microcassette tape (not shown). Further, the microcassette input/output system 26 is an input/output interface program between the hardware of the microcassette 31 and the operating system.
又、拡張ＢＩＯ８２７は、拡張デバイス３２のハードウ
ェアとオペレーティングシステムとの入出力インターフ
ェイスプログラムである。Further, the expansion BIO 827 is an input/output interface program between the hardware of the expansion device 32 and the operating system.
次に、本発明の第１図の実施例の動作を説明する。まず
、ＲＯＭカプセル３あるいは４に、使用したい業務内容
についての業務プログラムが記憶されたＲＯＭを格納す
ると、その業務プログラムは、ＲＯＭ２にある起動プロ
グラムによって起動がかけられる。その後、その業務プ
ログラムがメインＣ！ＰＵ１によって実行され、処理が
進んでいく。そこで、今、電源１６の電圧が徐々に低下
してきた場合を考える。この時、この電圧の低下はスレ
ーブ○ＰＵ１５によって検知される。そしてスレーブＣ
ＰＵ １５は、電源電圧の低下を検知するト、スレーブ
ＣＰＵインターフェース１４ｔ−通してメインＣＰＵ
１に割シ込みをかけ、メイン（３ＰＵ １にパワーフェ
イルを知らせる。Next, the operation of the embodiment of the present invention shown in FIG. 1 will be explained. First, when the ROM capsule 3 or 4 stores a ROM in which a business program related to the desired business content is stored, the business program is activated by the startup program in the ROM 2. After that, the business program is the main C! It is executed by PU1 and the process progresses. Now, let us consider a case where the voltage of the power supply 16 gradually decreases. At this time, this voltage drop is detected by the slave PU15. and slave C
The PU 15 detects a drop in power supply voltage and connects the main CPU through the slave CPU interface 14t.
Interrupts 1 and notifies main (3PU 1) of power fail.
これによシ。メインＣＰＵ １はただちにプログラムの
実行を中断し、もしたとえば、マイクロカセット（図示
せず）がリード／ライト中であればその１ブロツク分の
処理を終了した後、パワーフェイルの表示を行なう。そ
の後、一定時間以内に電源スィッチ（図示せず）がオフ
されない場合には、スレーブ０ＰＵ１５が強制的に電源
を落とす。This is good. The main CPU 1 immediately interrupts the execution of the program, and if, for example, a microcassette (not shown) is being read/written, it displays a power fail after completing the processing for one block. Thereafter, if a power switch (not shown) is not turned off within a certain period of time, the slave 0PU 15 forcibly turns off the power.
又、プログラムの実行の中断について、さらに詳細に説
明すると、以下のようになる。電源の低下がスレーブＣ
ＰＵ１５から通知されるとメインＣ！ＰＵ１は、プログ
ラムの実行を中断しても支障ないように、実行の再開に
必要な情報をダイナミックＲＡＭ７に格納する。そして
、たとえばマイクロカセットのリードを行なっていれば
、１ブロツクの途中で処理を中断しないで、ブロックの
終わりまで完全に読み出した後、処理を中断する。Further, the suspension of program execution will be explained in more detail as follows. When the power drops, slave C
When notified from PU15, main C! The PU 1 stores information necessary for resuming program execution in the dynamic RAM 7 so that there is no problem even if program execution is interrupted. For example, if a microcassette is being read, the processing is not interrupted in the middle of one block, but after the block has been completely read to the end, the processing is interrupted.
つまり、メイン（３ＰＵ１はスレーブ０ＰＵ１５から電
源の低下が報告されると、プログラムの実行の再開に必
要な情報を退避させた後、きりのいいところで処理を中
断させるのである。又、第１図の実施例では、ＲＯＭ２
及びダイナミックＲＡＭ７は、それぞれ単数側であるが
、増設して複数個のＲＯＭ、複数個のダイナミックＲＡ
Ｍとして構成してもよい。又、メイン０ＰＵ１．スレー
ブ０ＰＵ１５は、それぞれ４ビツトマイクロプロセツサ
でも、８ピツトマイクロプロセツサでも、１６ビツトマ
イクロプロセツサでもどれでもよい。In other words, when the main (3PU1) receives a report from the slave 0PU15 that the power has decreased, it saves the information necessary to resume program execution, and then suspends the processing at a convenient point. In the embodiment, ROM2
and dynamic RAM 7 are each on the single side, but they can be expanded to include multiple ROMs and multiple dynamic RAMs.
It may be configured as M. Also, main 0PU1. Each slave 0PU15 may be a 4-bit microprocessor, an 8-bit microprocessor, or a 16-bit microprocessor.
又、ＲＯＭカプセル３及び４に格納されたＲＯＭに記憶
された業務プログラムは、そのままそこで実行されても
よいし、又、ダイナミックＲＡＭにロードされてから実
行されてもよい。Further, the business programs stored in the ROMs stored in the ROM capsules 3 and 4 may be executed there as they are, or may be executed after being loaded into the dynamic RAM.
又、ＲＯＭカプセル３及び４に格納されたＲＯＭに記憶
された業務プログラムをダイナミックＲＡＭＺ上に転送
してから実行すると、ＲＯＭカプセル３及び４に格納す
るＲＯＭには、最初だけ電源を供給してやればよいので
、電源の節約になる。Furthermore, if the business program stored in the ROM stored in the ROM capsules 3 and 4 is transferred to the dynamic RAMZ and then executed, it is only necessary to supply power to the ROM stored in the ROM capsules 3 and 4 at the beginning. Therefore, it saves power.
又、ＲＯＭカプセル３及び４に格納されるＲＯＭが電力
の消費の少ないものである場合には、ダイナミックＲＡ
Ｍ ７に転送しなくても、ＲＯＭ上でそのまま実行させ
た方が、電力の消費が少なくなるので、そのような場合
は、ＲＯＭカプセル３及び４のＲＯＭで業務プログラム
を実行してもよい。Additionally, if the ROMs stored in the ROM capsules 3 and 4 consume less power, dynamic RA
In such a case, the business program may be executed in the ROM of the ROM capsules 3 and 4, since power consumption will be lower if the program is executed as is in the ROM without being transferred to the M7.
（効 果）
本発明は、以上説明した様に電源の低下を検知すると、
前もってメイン０ＰＵ１が必要な処理をとれる。したが
って、電源が復帰した時、プログラムの実行を最初から
でなく、電源が低下する前の段階のところから続けて実
行ができ、プログラムの実行を能率的に行なえるという
効果を有する。(Effects) As explained above, when the present invention detects a decrease in power supply,
The main 0PU1 can perform necessary processing in advance. Therefore, when the power is restored, the program can be executed not from the beginning but from the stage before the power was turned off, and the program can be executed efficiently.
第１図は、本発明の一実施例のブロック図である。
第２図は、第１図のＲＯＭ２とダイナミックＲＡＭ７の
関係を示す図である。
第３図は、本発明の基本ソフトウェアの構成を説明する
ための図である。
１・・・・・・メインｃｐｔｒ
２・・・・・・ＲＯＭ
３．４・・・ＲＯＭカプセル
７・・・・・・ダイナミックＲＡＭ
１４・・・・・・スレーブＣＰＵ
以 上
出願人 エプソン株弐′会社
株式会社 楯訪精工舎
代理人 弁理士 最上 務
ト
に
Ｈ３ＦｆＲFIG. 1 is a block diagram of one embodiment of the present invention. FIG. 2 is a diagram showing the relationship between the ROM 2 and the dynamic RAM 7 in FIG. 1. FIG. 3 is a diagram for explaining the configuration of the basic software of the present invention. 1... Main cptr 2... ROM 3.4... ROM capsule 7... Dynamic RAM 14... Slave CPU Applicant: Epson Corporation 2 'Company Co., Ltd. Tatewa Seikosha Agent Patent Attorney Muto Mogami H3FfR
Claims (1)
ムを格納するためのＲＯＭと、業務用プログラムが記憶
されたＲＯＭを収納するためのＲＯＭカプセルと、前記
ＲＯＭに格納された基本プログラムの作業領域であシ、
又、ユーザーが使用できる領域であるＲＡＭと、電源部
を制御するスレーブｑｐＵとから構成されることを特徴
とす仝情報機器。A main CPU that controls the entire device, a ROM that stores basic programs, a ROM capsule that stores the ROM that stores business programs, and a work area for the basic programs stored in the ROM. Ash,
Further, the information device is characterized in that it is composed of a RAM which is an area that can be used by a user, and a slave qpU that controls a power supply unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089628A JPS60233724A (en) | 1984-05-04 | 1984-05-04 | Information device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089628A JPS60233724A (en) | 1984-05-04 | 1984-05-04 | Information device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5123962A Division JPH0628233A (en) | 1993-05-26 | 1993-05-26 | Information equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60233724A true JPS60233724A (en) | 1985-11-20 |
Family
ID=13976020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089628A Pending JPS60233724A (en) | 1984-05-04 | 1984-05-04 | Information device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233724A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117646U (en) * | 1986-01-16 | 1987-07-25 | ||
| JPS62162728U (en) * | 1986-03-31 | 1987-10-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169218A (en) * | 1982-03-31 | 1983-10-05 | Fujitsu Ltd | Recovery system of break of power supply |
-
1984
- 1984-05-04 JP JP59089628A patent/JPS60233724A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169218A (en) * | 1982-03-31 | 1983-10-05 | Fujitsu Ltd | Recovery system of break of power supply |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117646U (en) * | 1986-01-16 | 1987-07-25 | ||
| JPS62162728U (en) * | 1986-03-31 | 1987-10-16 |
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