JPS60233576A - Diagnosing device of controlling device - Google Patents

Diagnosing device of controlling device

Info

Publication number
JPS60233576A
JPS60233576A JP59089610A JP8961084A JPS60233576A JP S60233576 A JPS60233576 A JP S60233576A JP 59089610 A JP59089610 A JP 59089610A JP 8961084 A JP8961084 A JP 8961084A JP S60233576 A JPS60233576 A JP S60233576A
Authority
JP
Japan
Prior art keywords
lsi
lsis
data
circuit
diagnosis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59089610A
Other languages
Japanese (ja)
Inventor
Akira Fukuda
昭 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP59089610A priority Critical patent/JPS60233576A/en
Publication of JPS60233576A publication Critical patent/JPS60233576A/en
Pending legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Testing And Monitoring For Control Systems (AREA)

Abstract

PURPOSE:To enable a diagnosis of a defective LSI with a simple logical circuit by comparing the output of each LSI with the output of other LSI by a simultaneous scanning-in of the same pattern data. CONSTITUTION:The outputs of LSIs 5-7 according to the diagnosis data simultaneously scanned in from a diagnosis data generating circuit 14 are compared with the outputs of other two sets of LSIs by respectively comparative circuits 22-24 and in case of dissidence, the outputs of the circuits 22-24 are turned over to a logic 1 and fed to a display controlling circuits 25-27 and a display is lit. A diagnosis is performed as to which LSI is defective with a simple logical construction by the combination of the display lighting.

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は制御装置を構成している複数のLSI(大規
模半導体集積回路)を診断する制御装置の診断装置に関
する。
DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a diagnostic device for a control device that diagnoses a plurality of LSIs (Large Scale Semiconductor Integrated Circuits) constituting the control device.

「従来技術」 従来の制御装置の診断は、その制御装置を構成している
複数のノヤツケージを切シ分けて行われていた。
``Prior Art'' Diagnosis of a conventional control device has been performed by dividing the plurality of cages that make up the control device.

しかしながら近年情報処理装置のLSI化が進みつつあ
る中で従来の複数のパッケージで構成されていたものが
複数のLSIに代シつつある。
However, in recent years, as information processing devices have become more and more integrated into LSIs, the conventional configuration of a plurality of packages is being replaced by a plurality of LSIs.

このため、制御装置の診断は、制御装置のノeッケージ
の診断から、制御装置を構成している機能単位の複数の
LSIの診断に変わシつつある。
For this reason, diagnosis of a control device is changing from diagnosis of the control device's electronics to diagnosis of a plurality of LSIs in functional units constituting the control device.

しかしながら従来これらのLSIに対しどのLSIが故
障しているかという診断を行うものがなかった。
However, conventionally, there has been no system for diagnosing which LSI is malfunctioning among these LSIs.

「発明の目的」 この発明の目的は制御装置を構成している複数のLSI
に対し、簡単な論理回路でどのLSIが故障しているか
を診断することができる診断装置を提供することにある
“Object of the invention” The object of the invention is to
In contrast, it is an object of the present invention to provide a diagnostic device capable of diagnosing which LSI is malfunctioning using a simple logic circuit.

「発明の構成」 この発明によれば、スキャンパスを有する複数のLSI
から構成さnている制御装置の診断装置にオイて、上記
複数のi、siiスキャンパス用データ入力に同時に同
一の診断データを送出することかできる診断データ発生
回路と、上記複数のLSIのスキャンパス用データ出力
からの出力データのうち2つのLSIからの出力データ
を比較する比較回路群と、この比較回路群からの比較結
果を表示する表示制御回路群とから構成される。
"Structure of the Invention" According to this invention, a plurality of LSIs having a scan path
The diagnostic device for the control device comprises a diagnostic data generation circuit capable of simultaneously sending the same diagnostic data to the data inputs for the plurality of I and SII scan paths, and a diagnostic data generation circuit for the plurality of LSI scan paths. It consists of a comparison circuit group that compares the output data from two LSIs among the output data from the campus data output, and a display control circuit group that displays the comparison results from this comparison circuit group.

「実施例」 次にこの発明について図面を参照して詳細に説明する。"Example" Next, the present invention will be explained in detail with reference to the drawings.

この発明の一実施例を第1図に示す。制御装置は複数の
LSI 5 、 LSI 6 、及びI、Sr1から構
成され、これらLSI 5 、 LSI 6 、 LS
I 7はスキャンパスを有しておシ、スキャンパス用フ
リップフロツノの数は各LSIとも同数である。
An embodiment of this invention is shown in FIG. The control device is composed of a plurality of LSI 5 , LSI 6 , I, Sr1, and these LSI 5 , LSI 6 , LS
I7 has a scan path, and the number of flip-flops for the scan path is the same for each LSI.

発振回路11からのクロック信号はダート回路12を通
ってカウンタ制御回路13、パターン発生回路(診断デ
ータ発生回路)14、LSI5゜LSI6及びLSI 
7に線15を介してそれぞれ供給されている。
The clock signal from the oscillation circuit 11 passes through the dart circuit 12 to the counter control circuit 13, pattern generation circuit (diagnostic data generation circuit) 14, LSI5, LSI6, and LSI
7 via lines 15, respectively.

すべての回路及びLSIは診断を開始する前にリセット
され、LSIはスキャンノ4ス動作状態にセットされる
All circuits and LSIs are reset before starting the diagnosis, and the LSI is set to a scanning operation state.

パターン発生回路14は、初期状態の時、一定のデータ
パターンがプリセットされ、クロック信号によシシフト
動作する。
In the pattern generation circuit 14, a certain data pattern is preset in an initial state, and the pattern generation circuit 14 performs a shifting operation based on a clock signal.

この時、パターン発生回路14からのツクターン出力デ
ータ(診断データ)は線16を介してLSI5 、 L
SI6及びLSI 7に同時に供給される。
At this time, the output data (diagnosis data) from the pattern generation circuit 14 is sent to the LSI 5, L via the line 16.
It is supplied to SI6 and LSI7 at the same time.

カウンタ制御回路13は前記クロック信号をカウントし
て制御を行う。
The counter control circuit 13 performs control by counting the clock signal.

即ちカウンタ制御回路13は、スキャンパスを有してい
るLSI 5 、 LSI 6及びLSI7のスキャン
パス用フリップフロツノの数の2倍の数をカウントし、
制御する。
That is, the counter control circuit 13 counts twice the number of scan path flip-flops of LSI 5, LSI 6, and LSI 7 that have scan paths,
Control.

ノ4ターン発生回路14からのパターンデータがLSI
 5 、 LSI 6及びLSI 7のスキャンインへ
入力される毎にカウンタ制御回路13のカウンタは+1
さnる。LSI 5. LSI 6及びLSI7カ有シ
テイるスキャンパス用フリップフロツノの数と同数のク
ロック信号が入力されると、その後はクロック信号の入
力にともなってパターン発生回路14からの最初のツリ
ー7データがLSI 5 、 LSI 6及びLSI 
7のスキャンアウトからそれぞれ線17、線18及び線
19を介して出力される。
The pattern data from the 4-turn generation circuit 14 is
5. The counter of the counter control circuit 13 increases by +1 every time it is input to the scan-in of LSI 6 and LSI 7.
Sanru. LSI 5. When the same number of clock signals as the number of scan path flip-flops in LSI 6 and LSI 7 are input, the first tree 7 data from the pattern generation circuit 14 is transferred to LSI 5 as the clock signals are input. , LSI 6 and LSI
7 scan out via lines 17, 18 and 19, respectively.

よってLSI 5 、 LSI 6及びLSI 7が有
しているスキャンi4ス用フリッゾフ口ツノの数の2倍
のフロック信号が入力されると、パターン発生回路14
から発生させたノぐターンデータがLSI 5 。
Therefore, when twice the number of flock signals as the number of Frizzoff horns for scanning i4 that LSI 5, LSI 6, and LSI 7 have are input, the pattern generation circuit 14
The Noguturn data generated from LSI 5.

LS、I 6及びLSI7のスキャンアウトからそれぞ
れ出力されることになる。
They will be output from the scan outs of LS, I6, and LSI7, respectively.

カウンタ制御回路13は、前記フリツプフロツプの数の
2倍のクロック信号をカウントすると、線21を介して
ゲート回;路11.2・の動作を禁止し、カウンタ制御
回路#F−13、パターン発生回路軸;14、LSI 
5 、 LSI 6及びLSI 7へ供給しているクロ
ック信号を止める。このためスキャン/’Pス動作はこ
の時解除されることになる。
When the counter control circuit 13 counts twice the number of clock signals as the number of flip-flops, the counter control circuit #F-13 inhibits the operation of the gate circuit 11.2 through the line 21, and the counter control circuit #F-13 and the pattern generation circuit Axis; 14, LSI
5. Stop the clock signal being supplied to LSI 6 and LSI 7. Therefore, the scan/'PS operation is canceled at this time.

LSI 5 、 LSI 6及びLSI7からそれぞれ
線17゜18及び19を介して出力されるスキャンアウ
トデータは、比較回路22.23及び24中の2つにそ
れぞれ供給され、互に異なるLSI出力データ □と比
較される。即ちLSI 5 、 LSI 6からの各出
力データは比較回路22に供給されLSI 5 、 L
SI 7からの各出力データは比較回路23に供給され
、LSI 6 、 LSI 7からの各出力データは比
較回路24に供給される。
The scan-out data outputted from LSI 5, LSI 6, and LSI 7 via lines 17, 18, and 19, respectively, are supplied to two of the comparator circuits 22, 23, and 24, respectively, and different LSI output data □ and be compared. That is, each output data from LSI 5 and LSI 6 is supplied to the comparison circuit 22, and LSI 5 and LSI 6
Each output data from SI 7 is supplied to a comparison circuit 23, and each output data from LSI 6 and LSI 7 is supplied to a comparison circuit 24.

またLSI 5 、 LSI 6 、 LSI 7の各
出力データはクロック信号が供給される毎に比較される
。これらの比較において2つのLSIの出力データが一
致すると、その比較回路の出力は論理It O,IIと
なシ、一致しない場合にはその比較回路の出力は論理パ
1”となシ、この時その2つのLSIのいずれかが不良
状態であることを示している。
Further, each output data of LSI 5, LSI 6, and LSI 7 is compared every time a clock signal is supplied. In these comparisons, if the output data of the two LSIs match, the output of the comparison circuit will be the logic It O, II; if they do not match, the output of the comparison circuit will be the logic 1". This indicates that one of the two LSIs is in a defective state.

比較回路22,23.24からの各出力信号は前記クロ
ック信号に同期してそれぞれ表示制御回路25,26.
27に供給される。比較回路22゜23及び24の出力
が一度でも論理It I IIになると、表示制御回路
25.26及び27の対応するものにそのことが表示さ
れる。もしLSI5が不良の時には、LSI 5 、 
LSI 6の出力データが一致しなくなシ、またLSI
 5 、 LSI 7の出力データが一致しなくなシ、
比較回路22及び23からの出力データが論理II I
 IIとなった時に、それぞれ表示制御回路25及び2
6の表示が点灯する。これにより LSI 5が不良と
判断される。
Each output signal from the comparison circuits 22, 23, 24 is synchronized with the clock signal, and the display control circuits 25, 26, .
27. If the outputs of the comparison circuits 22, 23 and 24 become the logic It I II even once, this is indicated on the corresponding display control circuits 25, 26 and 27. If LSI5 is defective, LSI5,
The output data of LSI 6 no longer matches, and the LSI
5. If the output data of LSI 7 no longer matches,
The output data from the comparison circuits 22 and 23 is logic II
II, the display control circuits 25 and 2 respectively
Display 6 lights up. This determines that LSI 5 is defective.

なおこの実施例では制御装置が3個のLSIによシ構成
されている場合を示したが、それ以上の場合は各LSI
の組合せが増えるだけで、同様に考えればよい。
In this embodiment, the control device is configured with three LSIs, but in the case of more than three LSIs, each LSI
You can think of it in the same way, just by increasing the number of combinations.

「発明の効果」 以上説明したようにこの発明の診断装置は制御装置を構
成している各LSIに対し、同一の・ぞターンデータ(
診断データ)を同時にスキャンインよシ入力し、そのL
SIのスキャンアウトからの出力データをスキャンする
毎に他の2つのLSIのスキャン出力データと比較する
ことによシ、簡単な論理回路によシ容易にLSIの不良
を検出することができるという効果がある。
"Effects of the Invention" As explained above, the diagnostic device of the present invention uses the same turn data (
scan in the diagnostic data) at the same time, and
By comparing the output data from the scan-out of the SI with the scan output data of the other two LSIs each time it is scanned, it is possible to easily detect defects in the LSI using a simple logic circuit. There is.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例を示すブロック図である。 5〜7・・・LSI、11・・・発振回路、12・・・
ゲート回路、13・・・カウンタ制御回路、14・・・
診断データ発生回路としての・ぐターン発生回路、22
〜24・・・比較回路、25〜27・・・表示制御回路
。 特許出願人 日本電気株式会社 代理人 草 野 卓
FIG. 1 is a block diagram showing one embodiment of the present invention. 5-7...LSI, 11...Oscillation circuit, 12...
Gate circuit, 13... Counter control circuit, 14...
Turn generation circuit as a diagnostic data generation circuit, 22
~24...Comparison circuit, 25-27...Display control circuit. Patent applicant Taku Kusano, agent for NEC Corporation

Claims (1)

【特許請求の範囲】[Claims] (1) スキャン・ぐスを有する複数のLSIから構成
されている制御装置において、上記複数のLSIのスキ
ャンパス用データ入力に同時に同一の診断データを送出
することかできる診断データ発生回路と、上記複数のL
SIのスキャンパス用データ入力からの出力データのう
ち2つのLSIからの出力データを比較する比較回路群
と、その比較回路群からの比較結果を表示する表示制御
回路群とを備え、上記複数のLSIのうち比較する2つ
のLSIの組合せとその比較結果とによ、9LSIの診
断を行う制御装置の診断装置。
(1) In a control device composed of a plurality of LSIs having a scan path, a diagnostic data generation circuit capable of simultaneously sending the same diagnostic data to the scan path data inputs of the plurality of LSIs; multiple L
A comparison circuit group that compares the output data from two LSIs among the output data from the scan path data input of the SI, and a display control circuit group that displays the comparison results from the comparison circuit group, A diagnostic device for a control device that diagnoses nine LSIs based on a combination of two LSIs to be compared and the comparison results.
JP59089610A 1984-05-04 1984-05-04 Diagnosing device of controlling device Pending JPS60233576A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59089610A JPS60233576A (en) 1984-05-04 1984-05-04 Diagnosing device of controlling device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59089610A JPS60233576A (en) 1984-05-04 1984-05-04 Diagnosing device of controlling device

Publications (1)

Publication Number Publication Date
JPS60233576A true JPS60233576A (en) 1985-11-20

Family

ID=13975515

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59089610A Pending JPS60233576A (en) 1984-05-04 1984-05-04 Diagnosing device of controlling device

Country Status (1)

Country Link
JP (1) JPS60233576A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109274A (en) * 1987-10-22 1989-04-26 Nec Corp Single event evaluating circuit for gate array

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109274A (en) * 1987-10-22 1989-04-26 Nec Corp Single event evaluating circuit for gate array

Similar Documents

Publication Publication Date Title
US4540903A (en) Scannable asynchronous/synchronous CMOS latch
KR970011375B1 (en) Built-in self-test network
JPS60233576A (en) Diagnosing device of controlling device
KR20030020951A (en) A digital system and a method for error detection thereof
JP2766121B2 (en) Integrated circuit and integrated circuit fault detection circuit
JPH09181590A (en) Logic circuit and data processor using same
JP2004069642A (en) Semiconductor integrated circuit device
JPH0599987A (en) Test circuit
JP2709334B2 (en) Semiconductor integrated circuit
JP2578992B2 (en) Scan path circuit
JPH07182200A (en) Diagnostic method and system for coincidence circuit
JPH0566960A (en) Diagnostic control system
JPH05341003A (en) Error check system for multiplexed logical circuit
JPH01293650A (en) Integrated circuit
JPS60239835A (en) Trouble shooting system of logical circuit
JPS6184743A (en) Logic package incorporating diagnostic circuit
JPH1090360A (en) Short/open inspection apparatus for terminals at lsi
JP2002116241A (en) Ic testing device
JPH01126825A (en) Voting device
JPH0812228B2 (en) Large-scale integrated circuit failure detection circuit
JPS60252277A (en) Generating system of diagnostic data
JPS61213934A (en) Shift bus circuit
JPH0612895A (en) Fault detecting method for memory circuit
JPH0235381A (en) Address-scanning circuit
JPH0772207A (en) Circuit for facilitating test of semiconductor integrated circuit