JPS6022373Y2 - 演奏教習装置の打鍵表示装置 - Google Patents

Description

【考案の詳細な説明】 この考案は、電子楽器等の演奏技術を教授するための演
奏教習装置における打鍵表示装置に関し、特に親機の打
鍵状態と子機に打鍵状態とを１つの打鍵表示器の表示面
に並べて表示することにより子機における正誤打鍵の判
定を容易にしたものである。

従来提案されているこの種の打鍵表示装置としては、鍵
盤図又は５線譜表を記載した打鍵表示器の表示面に子機
からの演奏データ信号に応じて子機での打鍵状態を表示
させるようにしたものがあるが、これには親機の標準打
鍵に対して子機のどの鍵が正打鍵又は誤打鍵であるか判
定するのが難しい欠点がある。

従って、この考案の目的は、正誤打鍵の判定を容易に行
なうとかできる新規な打鍵表示装置を提供することにあ
る。

この考案による打鍵表示装置は、１つの打鍵表示器の表
示面に親機の打鍵状態と子機の打鍵状態とを並べて表示
することにより親機と子機との打鍵状態を一見して比較
可能にしたことを特徴とするものであり、以下、添付図
面に示す実施例について詳述する。

第１図は、この考案の一実施例による集団演奏教習装置
の打鍵表示装置を示すものである。

この例の集団演奏教習装置は、説明の便宜上、親機及び
各子機の電子楽器が８個の鍵を有するものとするが、こ
れは実際には３７〜６１個の鍵を有するのが普通である
。

この例の打鍵表示装置は、親機の電子楽器に設けられる
親機鍵スィッチ（ＳＷ）回路１０と、通常親機に設けら
れる親機用打鍵状態表示回路１２及び子機用打鍵状態表
示回路１３と、通常親機及び各子機に設けられる正誤打
鍵表示回路１４と、第１乃至第Ｎ （Ｎは２以上の任意
の整数）の子機の電子楽器にそれぞれ設けられる第１乃
至第Ｎの子機鍵スイッチ回路２０−１．２０−２・・・
・・・２〇−Ｎとをそなえている。

親機鍵スィッチ回路１０は、第２図に示すようなタイミ
ング関係にあるクロック信号φ、同期信号ＳＹＮ及び走
査信号Ｓ１〜Ｓ８を発生する機能を有するとともに、走
査信号Ｓ１〜Ｓ８による鍵スイツチ走査に基づいて親機
の電子楽器の多数の鍵の打鍵状態を検知してその打鍵状
態を示す親機鍵データ信号ＫＤＴを発生する機能を有す
るもので、その詳細はあとで第３図を参照して説明する
。

各子機鍵スィッチ回路２０−１．２０−２・・・・・・
２０−Ｎは、クロック信号φ及び同期信号ＳＹＮをそれ
ぞれ受信して親機の鍵スイツチ走査に同期した鍵スイツ
チ走査を行なうことにより各々の子機の電子楽器におけ
る多数の鍵の打鍵状態を検知し、各々の打鍵状態を示す
第１乃至第Ｎの子機鍵データ信号ＫＤＳ□、ＫＤＳ２・
・・・・・ＫＤＳｎを発生するものである。

これらの子機鍵スイッチ回路２〇−１，２０−２・・・
・・・２０−Ｎは実質的に同一の構成であり、同様に動
作するものであるので、代表として第１の子機鍵スイッ
チ回路２０−１をとり上げ、その構成及び動作をあとで
第４図について説明する。

親機用打鍵状態表示回路１２は、直列形式で伝送されて
くる親機鍵データ信号ＫＤＴを受信するもので、この受
信信号を走査信号８１〜Ｓ８に応じて並列形式に変換し
て一群の打鍵表示素子に可視表示させるようになってい
る。

また、子機用打鍵状態表示回路１３は子機鍵データ信号
ＫＤＳ１〜ＫＤＳｎを選択的に受信し、表示回路１２と
同様にして可視表示させるようになっている。

さらに正誤打鍵表示回路１４は、親機鍵データ信号ＫＤ
Ｔに対し子機鍵データ信号ＫＤＳ□〜ＫＤＳｎのいずれ
かを比較して同一音名の鍵が打鍵されているか否か判定
し、その判定結果を可視表示するようになっており、正
打鍵表示用の表示素子の一群と、誤打鍵表示用の表示素
子の一群とを含んでいる。

打鍵状態表示回路１２．１３及び正誤打鍵表示回路１４
の詳細については、あとで第５図〜第７図を参照して説
明する。

第３図は、親機鍵スィッチ回路１０の具体的な回路構成
を示すもので、ＫＳは親機の電子楽器におけるＣ□〜Ｃ
＃・・・・・・Ｇ□の８個の鍵にそれぞれ連動する８個
の鍵スィッチを表わしている。

これらの鍵スィッチＫＳの可動接点側には、供通抵抗Ｒ
６１を介して電圧ＶＤが印加され、各鍵スィッチの固定
接点は抵抗Ｒ１〜Ｒ８を介してそれぞれ接地されている
。

各鍵スィッチが対応する鍵の打鍵に応じて閉成されると
き、各鍵スィッチの固定接点側から取出される鍵オン信
号ＫＯＮは、各鍵スィッチに対応して設けられたＯＲゲ
ートＯＧ１〜ＯＧ８の各一方の入力端に供給されるよう
になっている。

そして、ＯＲゲートＯＧ□〜ＯＧ８の各他方の入力端に
は、打鍵状態記憶用ラッチ回路ＬＡＴからのラッチ出力
が供給される。

リングカウンタＲＣＴは、クロック信号φに応じて同期
パルスＳＹＮを順次シフトする８ビツトのシフトレジス
タからなるもので、出力Ｑ１〜Ｑ８としては、順次に且
つサイクリックに生起する並列パルスからなる走査信号
Ｓ工〜Ｓ８が発生される。

ＮＯＲゲートＮＯＧは、リングカウンタＲＣＴの出力の
全ビットＱ□〜Ｑ８が“Ｌ”（ｒ低」）レベルになるた
びに、“Ｈ”（ｒ高」）レベルの同期パルスからなる同
期信号ＳＹＮを発生するものである。

この同期信号ＳＹＮの“Ｗ゛がデータＤとしてリングカ
ウンタＲＣＴに取込まれるとシフト信号としてのクロッ
ク信号φによってシフトされ、それによって出力Ｑ１〜
Ｑ８には順次に走査信号Ｓ工〜Ｓ８が出力される。

そして、この走査信号Ｓ□〜Ｓ８は、ＡＮＤゲートＡ０
１〜ＡＧ８の各一方の入力端にそれぞれ供給され、これ
らのＮ■ゲートＡＧ□〜ＡＧ８の各他方の入力端には、
ＯＲゲートω□〜ＯＧ８の出力がそれぞれ供給される。

ＡＮＤゲートＡＧ１〜ＡＧ８の出力側から得られる信号
は、鍵スィッチＫＳのうちのどの鍵スィッチが閉成した
か、換言すればどの鍵が打鍵されたかを示す並列形式の
鍵データ信号であり、この並列形式の鍵データ信号は一
方でＯＲゲートＯＧｏによって直列形式の鍵データ信号
ＫＤＴに変換されるとともに、他方でラッチ回路ＬＡＴ
にラッチされるようになっている。

ラッチ回路ＬＡＴのラッチ動作を制御するために、常開
型のホールド・スイッチＨ３Ｗ、インバータＩＶ、’［
’（トリガ）−フリップフロップＴＦ及び抵稙Ｂ９、Ｒ
ｌｏを含む回路が設けられている。

一端に電圧ＶＤが印加された抵）Ｊ９の他端は、インバ
ータＩＶの入力端及びホールド・スイッチＨ３Ｗの一方
の接点に接続され、ホールド・スイッチＨ３Ｗの他方の
接点と接地点との間には抵抗Ｒ１ｏが接続されている。

このため、トリガ入力端ＴにインバータＩＶの力を受信
するＴ−フリップフロップ■は、ホールド・スイッチＨ
３Ｗを１回も押さない初期状態は出力Ｑ＝ ６６Ｌ＊９
となり、スイッチＨ３Ｗを１回押して離すと出力Ｑ＝’
“ＨＩ３となり、もう一度スイッチＨ３Ｗを押して離す
と出力Ｑ＝“°Ｌ゛′となるように動作する。

Ｔ−フリップフロップＴＦの出力Ｑはラッチ指令信号Ｌ
ＣＮとしてラッチ回路ＬＡＴに供給され、ラッチ回路Ｌ
ＡＴはこの信号ＬＣＮが゛Ｈ゛ルベルになるたびに鍵デ
ータ信号をラッチする。

ここで、第３図の回路の全体としての動作を説明すると
、まず、イニシャル・クリア信号ＩＣが発生され（これ
は、例えば電源投入時に発生される）、この信号ＩＣに
よりリングカウンタＲＣＴ、ラッチ回路ＬＡＴ及びＴ−
フリップフロップＴＦがリセットないしクリアされる。

従って、この状態では、リングカウンタＲＣＴの出力の
全ビットＱ１〜ｑが“Ｉ、ＩＩレベルをとり、ラッチ回
路ＬＡＴの出力の全ビットも“Ｌ”レベル、Ｔ−フリッ
プフロップＴＦの出力Ｑも“ｔ、？？レベルをとる。

そして、出力Ｑ１〜Ｑ８＝゛Ｌ９９であるため、ＮＯＲ
ゲートＮＯＧからは同期パルスＳＹＮが発生されてリン
グカウンタＲＣＴの入力端りに供給されるとともに、リ
ングカウンタＲＣＴは第２図に示すようにクロック信号
φの正進行に同期して同期パルスＳＹＮを取込み、以後
この人力パルスを順次にシフトして走査信号Ｓ１〜Ｓ８
を１サイクル分発生する。

１サイクル分の走査信号が出力され終ると、再び同期パ
ルスＳＹＮが発生されるので、リングカウンタＲＣＴは
サイクリックに走査信号Ｓ１〜Ｓ８を発生するようにな
る。

いま、鍵スィッチＫＳのどれ１つとして閉成されていな
いものとすれば、ＯＲゲートＯＧ□〜ＯＧ８におけるＯ
Ｒ条件が成立しないから、ＡＮＤゲートＡＧ、〜ＡＧ８
の全出力（すなわち並列鍵データ信号）は“ｔ９ｔレベ
ルであり、直列形式の時分割鍵データ信号ＫＤＴも“Ｈ
”レベルのパルスを含まない。

一方、いずれかの鍵スィッチ、例えばＣ１鍵に対応する
鍵スィッチが閉成された場合には、それに対応するＯＲ
ゲートＯＧ□の出力がＨｔｔとなり、ＡＮＤゲートＡＧ
１はリングカウンタの出力Ｑ１が“４Ｈ９９になるタイ
ミングで出力“Ｈ゛となる。

このようにして各鍵スイツチ毎の打鍵状態が検知され、
その打鍵状態を示す並列形式の鍵データ信号が得られる
。

この並列形式の鍵データ信号は直列形式の信号ＫＤＴに
変換されて表示部（第５図及び第７図）へ供給される一
方、並列形式のままでラッチ回路ＬＡＴに供給されるの
で、ホールド・スイッチＨ３Ｗを１回押して離すことに
よりラッチ回路ＬＡＴには鍵データ信号がラッチされ、
打鍵状態が記憶されるようになる。

一旦ランチ回路ＬＡＴに鍵データ信号がラッチされると
、鍵スィッチＫＳの打鍵操作をやめた後もＯＲゲートＯ
Ｇ１〜ＯＧ８の入力側は、先の打鍵状態に応じた信号状
態となるので、前回の打鍵時と同様にして、例えばＣ□
鍵に対応する鍵スィッチの閉成を示す鍵データ信号が得
られる。

なお、ラッチ状態を解除するには、ホールド・スイッチ
Ｈ３Ｗを更にもう１回押して離せばよい。

第４図は、第１の子機スイッチ回路２０−１の一具体例
を示すもので、ＫＳＩは第１の子機の電子楽器における
Ｃ１、Ｃ＃・・・・・・Ｇ１の８個の鍵にそれぞれ対応
する鍵スィッチ、ＲＣＴ ｌは走査信号発生用リングカ
ウンタである。

リングカウンタＲＣＴｌは前述のリングカウンタＲＣＴ
と同様にして、イニシャル・クリア信号ＩＣ，クロック
信号φ及び同期信号ＳＹＮに基づいて走査信号としての
出力Ｑ１〜Ｑ８を発生するものであり、この出力Ｑ□〜
Ｑ８は逆流防止ダイオードＤ□〜Ｄ８をそれぞれ介して
各々鍵スィッチＫＳｌの固定接点側に並列的に供給され
る。

鍵スィッチＫＳｌの可動接点側は共通抵抗Ｒｃ２を介し
て接地されており、共通接続された可動接点側からは、
第１子機の電子楽器の８鍵の打鍵状態を示す直列形式の
時分割鍵データ信号ＫＤＳ□が発生されるようになって
いる。

この鍵データ信号ＫＤＳ１も表示部（第６図及び第７図
）に送出されるものである。

第５図は、親機用打鍵状態表示回路１２を示すもので、
この表示回路１２においては、前述の親機から直列形式
で送られてくる鍵データ信号ＫＤＴか、直列−並列変換
回路ｓｐに含まれる８個のＡＮＤゲートの各一方の入力
端に供給され、これらのＡＮＤゲートの各地方の入力端
には走査信号Ｓ１〜Ｓ８がそれぞれ供給される。

このため、直列鍵データ信号ＫＤＴが回路ＳＰにおいて
直列形式から並列形式に変換される。

直列−並列変換回路ｓｐからの並列出力Ｐ１〜ｐｅ （
並列鍵データ信号）は、ホールド機能を有するドライバ
回路ＤＶ１〜ＤＶ８をそれぞれ介して親機用打鍵表示素
子Ｌｌ”Ｌ８に並列的に供給される。

ドライバ回路ＤＶ１〜Ｄ■８はたがいに同一の構成を有
するもので、ＤＶｌに関してその構成を代表的に例示し
である。

ここで、ドライバ回路ＤＶ１は、少なくとも走査の１サ
イクルに相当する情報保持時間を確保するに足るように
時定数が決定された抵抗Ｒ１□及びコンデンサＣ１１を
含む積分回路をそなえ、この積分回路から積分出力を、
ドライバ・トランジスタＱｌｌのベースに加えるように
なっている。

トランジスタＱ□１のコレクタには負荷抵抗Ｒ２゜を介
して電圧■。

が印加され、エミッタには発光ダイオードからなる親機
用打鍵表示素子Ｌ□が接続されている。

一例としてＣ１鍵が打鍵状態にある場合をとり上げると
、走査パルスＳ工のタイミングでドライバ回路ＤＶ１に
直列−並列変換回路ＳＰから出力パルスＰ□が入力され
る。

このパルス入力は積分回路Ｒ□０．Ｃ１，の作用で少な
くとも走査の１サイクルに相当する期間中保持されるの
で、この期間中はトランジスタＱｉｉが実質的に導通状
態になり、表示素子Ｌ□を点灯駆動する。

以上に述べたのと同様にして、ドライバ回路ＤＶ２〜Ｄ
Ｖ８も対応する表示素子Ｌ２〜Ｌ８を点灯駆動させるこ
とができる。

従って、表示素子Ｌ□〜Ｌ８を目視すれば、親機でどの
鍵が打鍵されているか容易に判別できる。

第６図は、子機用打鍵状態表示回路１３を示し、簡単の
ため表示回路１２と同一の部分には同一の符号をしであ
る。

この打鍵状態表示回路１３においては、前述の各子機ス
イッチ回路からそれぞれ直列形式で送られてくる鍵デー
タ信号ＫＤＳ□〜ＫＤＳｎを適宜選択するための信号選
択用スイッチ装置ＳＳＷが設けられている。

このスイッチ装置ＳＳＷで選択される直列鍵データ信号
ＳＳは、直列−並列変換回路ｓｐに供給され、前述の表
示回路１２と同様にして子機用打鍵表示素子Ｌ１′〜Ｌ
８′を点灯駆動する。

従って、表示素子Ｌ□′〜Ｉ、８′を目視すれば、選択
された子機でどの鍵が打鍵されているか判別できる。

また、スイッチ装置ＳＳＷに連動するスイッチ装置ｓｓ
ｗ’が設けられ、このスイッチｓｓｗ’でエンコーダＥ
ＮＣを制御し、選択されている子機の番号を子機名表示
器ＬＥＤで表示するようになっている。

第７図は正誤打鍵表示回路１４を示し、この回路１４に
おいては、親機鍵データ信号ＫＤＴに対し子機鍵データ
信号Ｉ（ＤＳ□〜ＫＤＳｎをそれぞれ比較して同一鍵が
打鍵されているか否か判定し、それぞれの判定結果を示
す比較出力を発生する比較回路ＣＯＭが設けられている
。

この比較回路ＣＯＭは、子機数に等しい数の排他的ＯＲ
ゲートをそなえ、これらの排他畝ρＲゲートの各一方の
入力端には親機鍵データ信号ＫＤＴが供給され、各他方
の入力端には子機鍵データ信号ＫＤＳ、〜Ｋ ＤＳｎが
それぞれ供給される。

比較出力に１〜Ｋｎは、かかる排他畝ρＲゲートの出力
からなる。

親機とある子機とに関し同一音名の打鍵がなされている
とき、その子機に対応した排他的ＯＲゲートの２人力が
共に“Ｈ”レベルをとるので、この排他畝ρＲゲートの
出力は“４ Ｌ ９“レベルとなる。

この反対に、親−子機間で同一鍵が打鍵されていない場
合は、排他的ＯＲゲートの出力は“Ｈ”レベルとなる。

このようにして、各子機毎にその打鍵操作が親機のもの
に一致しているか否かが判定され、その判定結果を示す
比較出力に□〜にわが一方で誤打鍵表示回路１４Ａへ、
他方で正打鍵表示回路１４Ｂへそれぞれ供給される。

誤打鍵表示回路１４Ａは、比較回路ＣＯＭからの比較出
力を受信する子機数に相当して設けられたドライバ回路
ＢＤＶ１〜ＢＤＶｎと、これらのドライバ回路によって
それぞれ駆動される発光ダイオードからなる誤打鍵表示
素子ＢＬ、〜ＢＬｎとをそなえている。

ドライバ回路ＢＤＶ１〜ＢＤＶｎは前述したドライバ回
路ＤＶ１と同様な構成で同様に動作するもので、瞬時情
報を引きのばし保持する機能を有するとともに比較出力
が誤打鍵の存在を指示するとき、誤打鍵のあった子機に
対応する表示素子が、“Ｗルベル入力を受信する対応す
るドライバ回路によって点灯駆動されるように構成され
ている。

従って、表示素子ＢＬ１〜ＢＬｎを見ることによりどの
子機で誤打鍵があったか容易に知ることができる。

また、正打鍵表示回路１４Ｂは、比較回路ＣＯＭからの
比較出力を受信するために子機数に相当して設けられた
インバータＩＶ□〜ＩＶｎと、これらのインバータの出
力をそれぞれ一方の入力端に受信すると共に子機鍵デー
タ信号ＫＤＳ工〜ＫＤＳｎをそれぞれ他方の入力端に受
信するＡＮＤゲートＡＧ、１〜ＡＧ１．と、これらのＡ
ＮＤゲートの出力をそれぞれ受信するドライバ回路ＧＤ
Ｖ□〜ＧＤＶｎと、これらドライバ回路によってそれぞ
れ駆動される発光ダイオードからなる正打鍵表示素子Ｇ
Ｌ１〜ＧＬとを具備する。

ＡＮＤゲートＡＧ１１〜ＡＣ，。を設けたのは、親機鍵
データＭπが全く“Ｈ９ｔレベルをとらずしかもどの子
機においても全く打鍵されていない状態で表示素子ＧＬ
□〜ＧＬｎが点灯駆動されることがないようにするため
である。

ドライバ回路ＧＤＶ１〜ＧＤＶ、は前述したドライバ回
路Ｄｖ１と同様な構成で同様に動作するもので、瞬時情
報を引きのばし保持する機能を有するとともに、比較出
力が正打鍵の存在を指示するとき、正打鍵のあった子機
に対応する表示素子が、４４ Ｈ９９レベル入力を受信
する対応するドライバ回路によって点灯駆動されるよう
に機成されている。

従って、表示素子−ＧＬ１〜ＧＬｎを見れば、どの子機
で正打鍵があったか容易に知ることができる。

第８図は、上記した打鍵表示装置における表示パネル面
配置の一例を示すもので、表示パネルＰＮＬには、鍵盤
式打鍵表示器ＫＢ、子機名表示器ＬＥＤ、電源スイッチ
円、電源ランプＰＬ、ホールド・スイッチＨ３Ｗ、親機
データ切換スイッチＣ８などが設けられている。

打鍵表示器ＫＢはパネル面に鍵盤図を記載したもので、
各鍵毎に前述の親機用打鍵表示素子及び子機用打鍵表示
素子をＬｌとｈ′、ｈとｈ′、ｈとｈ′・・・・・・と
いうように並置した構成になっている。

従って、この打鍵表示装置を一見すれば、親機の標準打
鍵に対して子機名表示器ＬＥＤに示される子機のどの鍵
が正打鍵又は誤打鍵であるか直ち比較判定できるもので
ある。

なお、打鍵表示装置としては、鍵盤そのものに各鍵毎に
親機用打鍵表示素子及び子機用打鍵表示素子を並置した
構成のもの、あるいはパネル面に記載した５線譜表に各
音階位置毎に親機用打鍵表示素子及び子機用打鍵表示素
子を並置したものなどを使用してもよい。

また、親機データ切換スイッチＣ３は、親機からの演奏
データ信号として前述のような電子楽器からの鍵データ
信号を利用するか、あるいはこれに代えて磁気カード等
を含む演奏データ記録装置からのデータ信号を利用する
か選択するためのものである。

なお、この明細書において、「親機」とは電子楽器のみ
ならず、演奏データ記録装置をも含む広い意味で用いら
れる。

以上のように、この考案によれば、１つの打鍵表示器の
表示面に親機及び子機の打鍵状態を並べて表示したので
、子機のどの鍵が正打鍵又は誤打鍵であるかを一見した
だけで正確且つ迅速に判定することができ、教習効率が
大幅に向上されるものである。

【図面の簡単な説明】

第１図は、この考案の一実施例による演奏教習装置の打
鍵表示装置を示すブロック図、第２図は、第１図の表示
装置において親機鍵スィッチ回路から発生される各種の
信号間のタイミング関係を示すタイムチャート、第３図
は、第１図の表示装置における親機鍵スィッチ回路の詳
細を示す回路図、第４図は、第１図の表示装置における
第１子機の鍵スィッチ回路の詳細を示す回路図、第５図
は、第１図の表示装置における親機用打鍵状態表示回路
の詳細を示す回路図、第６図は、第１図の表示装置にお
ける子機用打鍵状態表示回路の詳細を示す回路図、第７
図は、第１図の表示装置における正誤打鍵表示回路の詳
細を示す回路図、第８図は、第１図の表示装置の表示パ
ネル面配置の一例を示す上面図である。 ＰＮＬ・・・・・・表示パネル、ＫＢ・・・・・・鍵盤
式打鍵表示器、Ｌｉ−Ｌｓ・・・・・・親機用打鍵表示
素子、Ｌ１′〜Ｌ′・・・・・・子機用打鍵表示素子、
ＬＥＤ・・・・・・子機名表示器、ｓｓｗ、 ｓｓｗ’
・・・・・・信号選択用スイッチ装置。

Claims (1)

1. 【実用新案登録請求の範囲】 １ 各音名毎に親機用打鍵表示素子及び子機用打鍵表示
   素子を並置して成る打鍵表示器と、前記親機用打鍵表示
   素子により親機の打鍵状態を表示すべく該親機からの演
   奏データ信号に応じて前記打鍵表示器を制御する第１の
   表示制御手段と、前記子機用打鍵表示素子により子機の
   打鍵状態を表示すべく該子機からの演奏データ信号に応
   じて前記打鍵表示器を制御する第２の表示制御手段とを
   そなえたことを特徴とする演奏教習装置の打鍵表示装置
   。 ２ 実用新案登録請求の範囲第１項に記載の打鍵表示装
   置において、前記親機からの演奏データ信号は該親機の
   電子楽器の打鍵操作に基づいて発生される鍵データ信号
   からなり、この鍵データ信号は記憶指令に応じて記憶回
   路に記憶され、前記第１の表示制御手段は前記記憶回路
   からの鍵データ信号に応じて前記打鍵表示器に前記親機
   の打鍵状態を表示させるようになっていることを特徴と
   する演奏教習装置の打鍵表示装置。 ３ 実用新案登録請求の範囲第１項に記載の打鍵表示装
   置において、複数の子機からの演奏データ信号を選択的
   に前記第２の表示制御手段に供給する信号選択手段と、
   この信号選択手段により選択された演奏データ信号に対
   応する子機名を表示する子機名表示器とを設けたことを
   特徴とする演奏教習装置の打鍵表示装置。