JPS6022370B2 - 分散処理ネツトワ−ク装置 - Google Patents

Description

【発明の詳細な説明】 本発明の分野 本発明は大型集積（ＬＳＩ）論理アレイ回路網に関し、
更に具体的には標準化された形成及び大ささを有する論
理アレイ構造を使用する回路網に関する。

先行技術の説明 アレイ構造の論理回路を使用する先行技術によるＢＩ論
理回路網は、各動作サイクルで個々のアレイを制御する
共通の外部制御回路を使用する。

しかし或る適用例では、小型の自律的シーケンスを取り
得るアレイ・モジュールが効果的であると考えられてい
る。例えば、チャネル又はデータ処理装置の入出力アダ
プタ部分又は配分された処理回路網の場合にそうである
。更に、費用及び設計の複雑性を考慮しなければ、アレ
イ構造の論理回路は、頻繁に技術変更が生じる部品、又
は構造的に類似しているが論理的に相異した部品を４・
量だけ生産する適用例において、ランダムに接続された
論理回路の代替品として有用であることが一般的に知ら
れている。ここで説明される汎用論理モジュール構造は
、標準化された形式、大きさ、製造工程を有するアレイ
から論理的に識別された動作レパートリーを有する非常
に多様な自律的シーケンスのアレイ回路網を構成するこ
とが可能である。本発明の要約 本発明で使用される汎用論理モジュール （ＵＬＭ）は、大型集積パッケージとして組合わせるこ
とのできる標準的大きさのかつ相互接続された論理アレ
イ及び貯蔵アレイより成る。

モジュールの構成は、論理アレイが続取り専用形式を有
する時にこれらアレイの交点を個性化することを除いて
、広範囲に標準化される。高価な書込み可能の論理アレ
イについては、交点の接続は標準化されるが、或る程度
まで余分の論理ハードウェアやソフトウェアの費用がか
かる。各モジュール内の内部導通及び接続素子は、多数
の個別的な循環信号操作通路（即ちループ）を形成し、
その特徴はループ間で信号を周期的にシフトすることが
できる点にある。

貯蔵アレイは、これらのループに対して共通の読出し／
書込み及びアドレス選択接続を有する複数のレジスタを
含む。論理アレイ及び貯蔵アレイは、ループ中を循環し
ている信号につき協働して組合せ又はシーケンシャルな
論理和及び論理積の変換動作を遂行する。各モジュール
は、外部バスへの入出力接続用に一体となったゲート回
路を含み、上記外部バスは配分された又は並列の処理に
使用するため複数のモジュールによって共用されてよい
。論理アレイは経済性を考慮して謙取専用構造を有する
が、個々のサイクルで動作シーケンスを外部的に又は内
部的に（自律的に）制御するため、動作の多様な周期的
シ−ケンスを与えるように調整される。

モジュールのシーケンス制御能力の例としては、中断、
リセット、複数シーケンス条件付きブランチ、データ操
作（加算、乗算など）がある。中断は、状態信号を貯蔵
アレイの所定のアドレス位置に保存することによって生
じる。上記状態信号は、論理アレイ及び貯蔵アレイのア
ドレス制御回路に対して「次サイクル」の入力信号とな
るものである。これは保存されたアドレス状態及び保存
位置を示すアドレス信号の特別の操作を必要とする。特
に、中断された動作がそれ自体他の動作の中断である時
にそうである。全般的な構成 第１図〜第６図を参照すると、本発明の汎用論理モジュ
ール（ＵＬＭ）は論理アレイ１と貯蔵アレイ２（スタッ
ク）とを含む。

第１図に示される如く、論理アレイは別個のＡＮＤアレ
イ及びＯＲアレイ（ｌａ及びｌｂ）を含んでよい。貯蔵
アレイの大きさは、論理アレイのそれと比較して小さい
。典型的な論理アレイは、数百行及び百又はそれ以上の
列を有する（即ち、２００００以上の貯蔵された交点接
続ビット状態を有する。）。典型的な貯蔵アレイは、ラ
ンダムにアクセスできる８個の３２ビット・ワードを貯
蔵することができる（即ち、２５６ビットを貯蔵するこ
とができる。）。貯蔵アレイのアドレス選択は解読回路
網２ｂを介して制御され、上記回路網２ｂはアドレス選
択入力２ａにおける３デイジツトのアドレス・コ−ドを
選択回路網の８個のワード貯蔵位置の１つへ変換する。
２ａへのアドレス入力は、論理アレイ部分ｌｂのラッチ
された出力ｌｂｌによって与えられる。

モジュールのサイクル・タイミングは、クロック回路網
５によって与えられるクロツク信号ＣＬＡ，ＣＬＢ，Ｃ
ＬＣ，ＣＬＤにより支配される。実際には、クロツク信
号は一体化されたモジュール回路によって内部的に発生
されるか、外部バス７を介して多数のモジュールへ接続
された共通回路によって外部的に発生されてよい。スタ
ック・アウト・ラッチ２ｃと論理アレイ・ィン・ゲート
ｌａｌとの間の信号導通接続は、内部ループと呼ばれる
第１の信号循環通路を表わす。

同様に、アレイ・アウト・ラッチｌｂｌとアレイ・ィン
・ゲートｌａｌとの間の導通接続は、外部ループと呼ば
れる第２の循環通路を限定する。アレイ１とアレイ２及
びｌｂｌとゲートｌａｌとの間の線は、実際には複数の
並列信号導通通路を表わす。第１図及び第２図を参照す
ると、ＣＬＡのＯＮ状態に関連したサイクル・フェィズ
では、選択されたスタツク・アドレスの内容が読出され
て、アウト・ラッチ２ｃにラッチされる。

ＣＬＢの能動化に関連したサイクル段では、ラッチ２ｃ
及び論理アレイ部分ｌｂの前のサイクル出力（これはラ
ツチｌｂｌに保存されている）は、アレイ部分ｌａの各
入力列へ接続されて、論理操作のための入力（ア−ギュ
メント）信号を与える。それと同時に、外部信号は、外
部バス７及び外部的に選択された外部イン・ゲート（こ
れはモジュ肌ル内に一体的に含まれる）を介して、アレ
イ１の他の各列へ印加されてよい。この同じ段階で、内
部リセツト及び中断選択制御信号が印加される。サイク
ル・フェィズＣＬＣで、アレイ部分ｌｂの出力がアレイ
・アウト・ラツチｌｂｌにラツチされる。最後に、サイ
クル状態ＣＬＤでは、アレイ・アウト・ラッチｌｂｌに
保存された信号は、一体的に含まれる外部アウト・ゲー
トを介して、外部バス７へ選択的に転送されてよく、他
のラッチｌｂｌの内容は、アドレス・インタフェース２
ａにおける信号によって指定されたスタツク中のアドレ
ス位置に貯蔵されてよい。実際の論理操作が起る各サイ
クル・フェィズＣＬＢでは、アレイ部分ｌ ａへ印加さ
れた入力信号は（内部ループ、リセット制御通路、外部
バス・ィソ・ゲート通路から）、論理データ若しくは論
理制御の意味を有してよい。

論理制御入力は、現在のサイクルにおける論理データの
特定の操作を決定すると共に、次のサイクルの論理制御
を設定するために使用される。このシーケンス制御が実
効化される方法を次に説明する。現在のところ、次のよ
うな動作シーケンスが任意のサイクルで生じてよいこと
を理解すべきである。‘１’スタック・ワードが読出さ
れかつラッチされてよい。‘２）ラッチされたスタック
出力及びアレイ１の前のサイクル出力の１部が内部ルー
プ及び外部ループを介して、並列にアレイの各列入力へ
印加されてよく、アレイ１によって論理的に操作され（
変換され）てよい。もし適当ならば、外部信号が外部ィ
ン導通及びゲート通路を介してアレイ１へ同時に与えら
れてよい。もし適当ならば、リセット及び中断制御開始
信号が、他の通路を介して与えられてよい。糊アレイ１
の出力はｌｂｌでラツチされてよい。‘４ー内部ループ
へ接続されたｌｂｌのラッチされた出力は、スタツクへ
選択的に書込まれてよく、外部ループへ接続された出力
は、外部アウト・ゲート通路を介してバス７へ接続され
てよい。更に、各サイクルでは、複数の論理変換がアレ
イ１によって遂行されてよく（この変換は次のサイクル
のための制御信号を決定する変換を含む）、制御及びデ
ータ信号は、利用可能な入力導通通路（外部ィン、内部
ループ、外部ループ、内部リセット／中断）の任意のも
のを介してアレイ１へ選択的に与えられてよいことを理
解すべきである。動作のリパートリー（能力） モジュール構造の詳細を考慮する前に、モジュールの動
作的能力を理解することが有用である。

第１表から第４表までは、このようなモジュールがアレ
イ部分ｌａ．ｌｂの個性化によって組立てられ、選択さ
れたスタック位置に外部情報を負荷し、最初の外部制御
信号を受取り、次いでいくつかのサイクルにわたって自
律的に動作し、スタック中の貯蔵された情報に関して各
種のデータ処理動作（例えば、加算、シフト、条件付き
ブランチ、中断など）を遂行することを示す。第 １
（動作レパートリー） 第 ２ 表 （外部ループ・パラメータ）第３表（内部
リセット、中断パラメータ）ＲＰ：パワー・オン・リセ
ット ＲＳ：システム・リセット １１：内部エラー中断（処理ステップは、外部バスへの
状態アウト及びシーケンスの待機を含む。

）第４表（外部ィン・パラメータ） ＥＲ：外部システム・リセット ＥＩ：外部中断 ＥＣ：外部論理制御 ＥＤ：外部データ 第 ５ 表 第 ６ 表 ここで第１表は本発明で使用されるモジュールの典型的
動作レパートリーを示し、第２表〜第４表はこのモジュ
ールに使用される典型的情報信号のパラメータを示し、
第５表は他の自律的モジュールと協働してバイト処理を
行なうように構成された典型的モジュールの自律的シー
ケンスを示し、第６表は本発明で使用されるモジュール
の中断動作シーケンスを示す。

第１表を参照すると、第２表〜第４表にリストした外部
及び内部の制御アーギュメント・パラメータは、論理ア
レイを条件づけるのに有用である。

それによってアレイは、内部ループ及び外部ループ上の
並列信号に関して、貯蔵及び論理動作（変換、シフト、
選択論理積の選択論理合計の形成など）を循環的に遂行
し、かつモジュールを条件づけることによって、条件表
示、シーケンスの開始、外部入出力ゲート動作などが遂
行される。このような循環動作の組合わせは、論理アレ
イの各種のブランチ、中断、リセット変換制御パターン
によって、各種の形態の自律的シーケンスへ選択的にリ
ンクされてよい。このようなシーケンスは、中断可能な
選択的データ処理機能（例えば、加算、乗算、除算、中
断に伴う状態の貯蔵、貯蔵された状態から中断された制
御状態を回復すること、モジュール若しくはスタック状
態のリセット又は初期値化。）を達成するために構成さ
れてよい。その結果、各モジュールは、個別的に特殊化
され又は個性化された動作能力及びレパートリーを有す
る選択的にプログラム化されたミニプロセッサとして自
律的に制御するように編成される。アレイ構造及び特殊
の動作第１図及び第３図〜第５図は、ｌａｌに与えられ
た２進信号に関して前記の動作を実行する論理アレイ構
造を示す。

第１図は、論理アレイ１の行ｉと選択された列における
典型的な交点接続構造を示す。アレイ部分ｌａの三角形
１５は、各々の列導通速路（ａｃｊ，ａｃｋ，…・・・
）から各々の行導通通路ｒ，への単方向論理ＯＲ接続を
表わす。三角形を有しない交点１７は、列の導体が論理
的に行の導体ｒｉと接続されていないものとする。かく
て、部分ｌａ中の通路ｒｌ上の信号は、１５を通ってそ
の通路へ転送された入力アーギュメント信号のみの論理
ＯＲを表わす。アレイｌａの列導体は、そのアレイによ
って処理されるべき各入力アーギュメントの真及び補の
構成信号を受取る。

他方、入力アーギュメントは必要な列入力を形成するた
め別個のデコード論理回路を介して転送されてよい。論
理アレイ部分ｌａ中の各行導通通路ｒｉは、反転素子１
【を介して、アレイ部分ｌｂの対応する行導通通路へ接
続される。

それによって、各反転素子ｌｉの信号出力は、１５及び
ｒｉを介して受取られたアレイｌａの列入力導通通路上
の信号の論理ＮＯＲを表わす（例えばａ＋ｂ）。同様に
、ｌｉの出力は、１５を介して受取られた入力の論理反
転の論理ＡＮＤを表わす（例えばａ・ｂ）。部分ｌａへ
予め入力アーギュメントの適当な真及び補の入力を与え
ることによって、任意の行の反転素子ｌｉの出力は、入
力アーギュメントの任意の選択群の論理ＡＮＤを表わす
ことができる。かくて、部分ｌａの各行導通通路は、部
分ｌａのゲートｌａｌへ与えられた全ての入力信号の群
に関して、入力アーギュメントの関連した選択サプグル
ープの独特の論理ＡＮＤ信号変換を与えるように編成さ
れ得る。アレイ部分ｌｂ中の各行導通通路は、１９の如
き三角形によって示されるようにＯＲ接続を介して部分
ｌｂの１つ又はそれ以上の選択列導通通路へ接続される
。

ｌｂ中の任意の列導通通路は、複数の行へ接続されてよ
く、それによってｌｂ中の行導通通路から受取られた信
号の論理ＯＲを表わす出力を与える。即ち、これは、ア
レイ部分ｌａによって受取られるアーギュメント信号の
選択論理積の選択論理和である。シフト 簡単な変換又はシフト動作において（第３図）、シフト
されるべきデータ関数（シフト・データ・ァーギュメン
ト）の反転の信号表示、及び対応するシフト制御オペレ
ータ（シフト制御アーギュメント）の図示されない反転
の信号表示が、ＡＮＤアレイの適当な列上に受取られる
。

シフト・デ−夕及び関連したシフト制御アーギュメント
は、ＡＮＤアレイの行接続通路及びＯＲアレイの出力列
導通通路を介してＮＯＲ結合され、所望のシフトされた
出力データ表示は、関連したラツチｌｂｌ（第３図にお
いては外部ループ）へ転送される。ＯＲアレイの能動化
された列導通通路は、使用されるシフト制御アーギュメ
ント及び論理アレイ構造により、そのような動作の間に
個々の行導通通路へ排他的に接続される。保持 シフトの特別の場合は、ラッチから論理アレイを通って
同一のラッチヘデ−夕・ビット信号を循環させることで
ある。

このような保持の動作において、論理アレイ及び関連し
たアレイ中の導通通路は、循環遅延又は貯蔵回路網とし
て有効に使用される。論理ＡＮＤ 第４図は、２つ（又はそれ以上の）ＡＮＤアーギュメン
トの論理ＡＮＤ動作が、アレイ１の適当に編成された行
導通通路によりＡＮＤアーギュメントの論理反転を表わ
す入力信号を与えることによって、ＮＯＲ変換で実行さ
れることを示す。

この通路の準備は、入力アーギュメント信号の１つ又は
それ以上によってなされる。結果信号は、入力信号のＡ
ＮＤを表わし、アレイ部分ｌｂの各列へ転送される。排
他的ＯＲ 第５図は、２つ又はそれ以上の入力ァーギュメントの排
他的ＯＲが（一般的には、選択された論理積の選択され
た論理和）、アレイの２つ又はそれ以上の適当にパター
ン付けられた行を使用して得られることを示す。

これら行の各々は、入力データ・アーギュメントの１つ
の反転と、他のデータ・アーギュメントとの論理積（例
えばＣ・Ｄ又はＣ・Ｄ）を形成するためパターンずけら
れた接続を有する。行（積）の機能は、アレイ部分ｌｂ
の適当に接続された（もし適切であれば、位層ずけられ
た）列中で論理的に合計（ＯＲ結合）される（例えばＣ
・Ｄ＋Ｃ・Ｄ）。これによりグル−プ化された入力の排
他的ＯＲを表わす出力が与えられる。ＡＮＤアレイとＯ
Ｒアレイとの間には反転素子が存在するから、Ｃ＋Ｄ→
Ｃ・０、Ｃ＋Ｄ→Ｃ・Ｄとなることに注意されたい（Ｃ
・Ｄ＋Ｃ・Ｄ＝ＣＶＤ）。計数 第６図は、計数情報が所望の増加（又は減少）に従って
配列されたＯＲアレイ列への選択出力接続を有するマッ
チング（ｍａｔｃｈｉｎｇ）論理アレイ行を介する変換
によって、増加（又は減少）されることを示す。

加算 ２ワードのオペランドの自律的加算を達成するため、複
数の循環動作を結合するための構造が、第１図〜第６図
及び第１表〜第６表を参照して説明される。

これを拡張することによって、乗算、除算、マトリック
ス操作等の類似動作のための構成が理解されよう。複数
導体バスを介して接続された４個のモジュールは、加数
及び被加数ワードの、予め負荷されたバイト部分につい
て、加算動作を遂行する。

君羊（バイト）キヤリィ及び群伝播信号関数は、バスを
介してモジュール間を交換される。受取られた群関数は
、完全な加算結果バイトを形成するため、モジュールに
よって選択的に使用される。加算されるべき加数及び被
加数は、バイト順序を限定する最初の制御情報と共に、
各モジュールへ前もって負荷される。そのような情報の
源は、外部バスを介して加算モジュールと通信する他の
モジュールであってよい。開始制御信号は、個々の加算
モジュールの外部ィン・ゲート（第１図）の選択、スタ
ック・アドレスの選択、所望の自律的動作を開始するた
めの初期外部ループ制御信号の選択を与える。４個の加
算モジュールが負荷された時（例えば、８つの外部的に
制御される負荷サイクルで、）それらは各貯蔵バイト上
で加算動作を遂行するために、自律的制御の下で同時に
進行してよい。

全ての加算モジュールへ与えられる外部の「前進信号」
は、アレイ１により初期外部ループ制御信号へ変換され
る。

この制御信号は、各モジュールで関連した自律的シーケ
ンスを開始するために使用される。次の動作シーケンス
が、各モジュ−ルで生じる。‘ａ｝ 加算されるべきバ
イトの１つ（例えば、被加数）が、スタックから検索さ
れ、論理アレイを介して外部ループ（第１図）とインタ
フェースを有する選択されたラツチｌｂｌヘシフトされ
る（第３図）。

同時に、次のサイクル・シーケンス制御フアクタｆ，ｓ
，Ａ，・・・・・・（負荷されたバイトの順位に関連し
た制御開始情報を含む）が、外部ループ・ラッチｌｂｌ
中に設定される（これらの動作を達成するのに必要な初
期制御フアクタ及びスタツク・アドレシング関数は、前
もって受取られている。例えば、前のサイクルのＣＬＢ
−ＣＬＣで与えられた外部「前進信号」の変換によって
。）。次のサイクル制御信号への変換は、１つ又はそれ
以上のシーケンス制御カウント・フアクタ（例えばｓが
増加されてよい）のカウント修正を含んでよく、これは
必要なカウント・アルゴリズム（第６図）に従ってパタ
ーン付けられた論理アレイ行を介するファクタ・ディジ
ットの変換によって達成される。‘ｂ’次のサイクルで
（第５表のサイクルｂ）、加数バイトがスタックから内
部ループヘフェツチされ、外部ループ中を循環している
被加数バイトとビットごとに結合される（排他的ＯＲ）
。

このサイクルのＣＬＤでは、半加算結果が加数バイトに
よって空虚にされたスタック空間（ｙ）に貯蔵され、ビ
ット・キャリィは外部ループ・インタフェースｌｂｌに
おける各被加数ビットと置換するために位層ずけちれる
。更にＣＬＤでは、グループ（バイト）キヤリイ及びグ
ループ伝播信号関数（これらは、他の外部ループ・イン
タフェース・ラツチｌｂｌ中にラツチされる）が、各モ
ジュールへ割当てられたバイト処理順序に関連した外部
バス導通通路へゲートされる。外部ループの制御状態は
、このサイクルで次のサイクル制御のために変換修正さ
れる。バイトは８ビットを有し、スタツク・レジスタは
３２ビットを含むものと仮定すれば、多くの装置におい
て加数及び被加数バイトをスタツク・レジスタの半分へ
負荷し、且つ内部ループ通路のみを通して半加算を遂行
するため２バイトを同時に検索することは容易であろう
。これが容易であれば、上記のステップａは省略されて
よい。‘ｃ’次のサイクルで（第５表のサイクルｃ）、
半加算の結果ビットは各順序のビット・キャリイへ加算
される。

最低順位の半加算結果ビットは、低順位モジュール（こ
れはバス上の導通通路位置によって暗黙的に順序ずけら
れている）からバスを介して受取られたグループ伝播及
びグループ・キャリィ情報の関数として選択的に増加さ
れる。増加された部分結果は、半加算結果によって空虚
にされたスタック空間に貯蔵される。このサイクルから
生じたビット・キヤリィは、前のビット・キャリィによ
って空虚にされた外部ループ位置に保存され、このサイ
クルのための外部ループ制御フアクタは、次のサイクル
制御に適したファクタへ変換される。‘ｄ’次のサイク
ルで（第５表のサイクルｄ）、全加算最終結果が、保存
されたビット・キャリィと最後に貯蔵された部分結果と
の間で遂行されるビットごとの並列加算により形成され
る。

最終結果は、前サイクルの部分結果によって空虚にされ
たスタック空間に貯蔵され、各モジュールは、モジュー
ルの各バイト順位に関連した別個の外部バス導通運路上
に完了信号をゲート・アウトする。現在のサイクル制御
信号は、「条件、状態及び中断」導通遍路を介して与え
られた条件状態情報を使用して、次のサイクル制御信号
へ選択的に変換される。（実際には、条件付きブランチ
が取られる。）中断 第６表は、どのようにして自動シーケンスの中断が遂行
され、どのようにして複数の中断が階層的にネスト（肥
ｓｔ）されるかを示す。

各々の中断と共に、中断された動作の最後のサイクルの
ＣＬＣで設定された外部ループ信号条件（状態）は、ネ
スト・カウント・フアクタＮに関連した所定のスタック
・アドレス位置に貯蔵（保存）される。保存された状態
は後に検索され、機能の損失を生じることなく、再開さ
れるべき中断動作を生じさせるため、各々の外部ループ
位置へ戻される。動作シーケンスは次の如くである。‘
ａ｝ 現在の動作の中断を必要とする外部又は内部の条
件を認識するとく論理変換によって）、外部ループ信号
状態（２ａにおけるスタック・アドレス・コード信号を
含む）が所定のスタツク・アドレスに貯蔵され、中断を
生じさせる条件をリセットする信号が与えられる。

保存アドレスは、増加されたネスト・カウント・フアク
タＮに関連して決定される。このフアクタＮは、中断が
開始される時に増加され、中断動作が完了した時に減少
される。状態の保存及びＮの増加を完了するのに必要な
モジュール・サイクルの数は、原則として保存されねば
ならない外部ループ・フィールドのサイズ（ビット長）
に依存する。中断された動作は、それ自体他の動作のネ
ストされた中断であるかも知れず、又はそれは前述した
加算プロセスの段階の如く原始的な動作（レベルＮ＝０
）であるかも知れない。

中断を許容することに関するアレイ１の論理回路は、容
易に鰻先順位をつけることができ（適当な交点をパター
ンずけることにより）、従って動作完了の所与の循環段
階より前に、全ての動作が中断可能であるわけではない
。状態保存動作は、中断条件を表わす信号を、適当且つ
空虚な外部ループ導通通路インタフェース位置における
「次サイクル中断制御」状態へ変換することによって達
成される。

その間にこのサイクルで通常開始された動作は完了され
る。次のサイクルで、Ｎを表わす現在の状態（制御）信
号の変換によって（Ｎ＋１）がアドレス・インタフェー
ス２ａへ発生される。同時に、通常の「次サイクル」ス
タツク・アドレスが、ｌｂｌとスタツクとの間の書込み
通路インタフェースヘシフトされる。同時に、２針固の
他の通常の次サイクル制御状態ビット信号が、この通路
へシフトされ、通常の次のアドレスと共に保存されてよ
い。他方、保持及びシフトの若干のサイクルが、保存シ
フトを単純化するため、又は３２個以上の状態ビットを
保存するため使用されてよい。‘ｂ’保存動作が実行さ
れつつある間に、外部ループ制御フアクタは、中断が取
られた動作を処理する最初のサイクルを開始するために
適した制御信号へ同時に変換されてよい。

（例えば、所望のビットを選択するために、論理アレイ
中のマスク行を使用して、エラーが存在するかも知れな
いオペランド又は結果ビットをテストする。）‘ｃ｝
中断処理動作が完了すると（それ以上の中断は取られな
かったものとする）、Ｎが減少され、中断された動作の
保存状態が、インタフェースｌｂｌに関して保存ビット
を逆方向にシフトすることによって回復され（即ち、も
しＮがゼロでなければ、次に低い順位の中断処理が回復
され、もし減少されたＮがゼロであれば、最低順位のデ
ータ処理動作の状態が回復される。

）、２ａ及び中断された動作の継続に必要な他の外部ル
ープ位置に並列信号状態を発生する。もし必要ならば、
１つ又はそれ以上の保持動作が、保存された状態関数を
断片的に再配列するために使用されてよい。条件つきブ
ランチ 論理アレイ行は、外部的（第１図の外部ゲ−ト・インタ
フェース）又は内部的（第１図のアレイｌａに対する内
部条件その他のインタフェース）に表示された条件に基
づいて、次のサイクル制御のブランチ・シーケンス選択
を条件ずけるように編成されてよい。

このために、このような条件を伝達する導通通路は、表
示された条件（又は条件の組合わせ）を適当な外部ルー
プ制御状態へ変換するように配列されたアレイ１の変換
行へ結合され、所望のシーケンス・ブランチが生じる。
アレイ・ラツチｌｂｌとは別の条件ラツチが、別々に生
じる条件を保持するために使用されてよく、ブランチ選
択を制御する。待機若しくはアイドリング 外部ループ状態の保持シフトは、動作の待機又はアイド
ル・サイクルを与えるために使用されてよい（例えば、
いくつかのモジュールを協働させて、配分された処理動
作を行なわしめるため。

）。更に論理アレイ行は、条件つきブランチを制御する
ための他の論理処理動作と並行して、選択された外部ル
ープ導通通路に条件信号を維持させるようにパターンづ
けられてよい（前記の保持を参照）。リセット リセット動作はスタックをクリアし（所定のスタック位
置にゼロが書かれる）、特定の処理シーケンス動作へ条
件的にブランチする準備として、外部ループに初期のア
イドル条件を設定する。

複数モジュール編成前述したモジュールの複数個は、配
分された処理能力を与え又は故障したモジュール構成を
回避して代替可能な構成を与えるため、共通のバス・ハ
イウェイを介して相互接続されてよい。

バスの個々の導通運路Ｂｊは、対応する外部導通遍路ゲ
ート素子を介して、各モジュールＵＬＭに、スタック・
アドレシング通路（第１図の２ａ）は、いくつかの源の
選択された１つからアドレスを受取るように調節されて
よい。

アドレス源は、アレイ部分ｌｂの各種の異なった出力フ
ィールド、外部入力ゲート、内部条件ラッチを含んでよ
い。他の選択的なアドレシング編成も明らかであろう。
他替的アドレス通路を有するモジュールにおいては、通
路選択の制御回路は追加の回路を必要とするが、中断に
関してアドレス状態を貯蔵する制御回路を単純にする。

モジュールのテスト前述した複数モジュール回路網では
、個々のモジュールは遠隔地からテストすることができ
る。

テストのしくみは次のようである。１つのテストは、モ
ジュールを選択し且つその動作を検査する。

このテストは、全ての双安定装置が０及び１状態へセッ
トされ得るかどうか、及び論理アレイ中のワードが正し
く動作するかどうかを決定する。例えば、アレイは積の
合計を正しく遂行するかどうかを決定する。テストは、
もしテストされる各ワードの独得の相違がＯＲアレイ出
力中に存在すれば、いくつかの論理ワードに並列にアク
セスしてよい。複数モジュールが論理的に同一であり、
且つ共通のバスによって相互接続されている時、同一の
テスト・シーケンスが各モジュールについて逐次に遂行
されることができ、テスト結果の検査は、異なったモジ
ュールによって発生された結果を比較することによって
遂行され得る。多数決論理回路が、エラー源を指定する
のに使用されてよい。バスの故障の如き共通の故障は、
外部的ハードウェア（オッシロスコープ）によって検査
されてよい。モジュールの製造 ‘ａ）議取り専用論理アレイ若しくは書込み可能スタツ
ク論理アレイが議取り専用構造を有する時、モジュール
は製造工程中同じように処理されて、スタック・交点結
合を除く論理アレイ構造、アレイ中の内部導通通路、外
部ィン及び外部アウト接続インタフェース、内部条件表
示素子等を形成してよい。

製造工程は、今日使用されている周知のＢＩ製造工程の
任意のものでよい。特定の行における論理アレイ交点謙
吉合は、モ中の対応する入力又は出力座標列導通通路へ
接続される（第７図及び第８図）。各々の本来的なバス
導通通路Ｂｊについて、各モジュール中のＢｊに関して
代替選択を与える対応する冗長バス導通通路ＲＢ（第８
図）が備えられてよい。各モジュールにおいて、冗長バ
ス導通通路と関連した切換え通路は、論理アレイの冗長
的な列及び行へ接続可能とされてよく、論理アレイはＢ
ｊへ接続可能な列及び行の機能を重複させるように構成
されてよい。それによって、Ｂｊと関連したモジュール
導通通路に含まれる故障は、誤動作する通路に関してモ
ジュール機能を変更することなく迂回され得る。接続通
路の選択は、モジュールの製造テストの間に、手作業で
達成されてよい。そのような冗長構成及び切換え方法に
より、モジュール製造工程は故障によって大きな影響を
受けず、不完全なモジュールを使用することができる。
スタツクの複数アドレシング 或るモジュール編成においては、スタックのアドレス選
択制御回路へ複数信号通路を設け、各サイクル中にこれ
ら通路を選択するための切換え回路を設けることが有用
であるかも知れない。

故ジュールの所与の種類における全てのモジュールにつ
いて同様になされてよい。例えば、もし全てのそのよう
なモジュールが中断能力を有するものとすれば、必要な
論理シフト及びスタック・アドレシング機能を与える論
理アレイの行は、全てのモジュールにおいて同様に位層
ずけられ且つ形成されてよい。これによって、特別の機
能（数値演算、マトリックス演算、編集、分類など）だ
けが、個々のモジュール（又は１組のモジュール）を特
別の製造工程で処理することを必要ならしめる。

そのような個別的な処理において、論理設計者によって
指定された論理アレイ行の交点が、特別のマスク又は選
択的なステップ反復処理により、特別の交点結合の「個
性」を与えられる。【ｂー 書込み可能論理回路若しく
は書込み可能スタツタ追加的ストレージ及びゲート回路
を各々の論理アレイ行交点に組込むことによって、論理
アレイは、「遅い書込み、早い読出し」のために書込み
可能となり、製造工程は全てのモジュールについて標準
化される。

しかし、個々のモジュールの個性化（遅い書込み）は、
特別プログラムの助けを必要とし、追加回路のコストが
無視できない。しかし或る程度まで、これらの不利益は
、そのようなモジュールによって与えられる柔軟性によ
って相殺される。種々のモジュール構成 書込み可能論理アレイは、現在のバィポーラまたはＦＥ
Ｔ技術を使用して構成されてよい。

ＡＮＤアレイの機能は、通常型のストレージ双安定装置
及びＮＯＲ動作のための追加論理回路を使用することに
よって達成される。議取り専用論理アレイは、アレイ交
点に永久的単方向結合素子を設けることにより達成され
得る。これら素子はダイオード又はトランジスタであっ
てよく、これらは、製造工程中のマスク段階で選択され
た交点において、又は製造工程の後に選択的に開放回路
とされる（例えば電気又はしーザ手段により）全ての交
点において形成される。ＦＥＴ又はバイポーラ・トラン
ジスタは、ゲート厚（ＦＥＴ装置について）又は硬化マ
スク（ＦＥＴ及びバイポーラについて）を変化させるこ
とによって、選択的に個性化されてよい。論理設計の原
則は、所望の原始論理関数を積の和として表現すること
に基づく。

汎用論理モジュールの構造は、逐次的且つ自律的な動作
によって、高レベルの機能を遂行する論理能力に依存す
る。詔塙十手順は、原始関数選択の逐次的制御を与える
ＯＲアレイからのフィードバックと共に、原始関数をア
レイ行の交点へマップすることを必要とする。この事は
、制御フィールド（列）を各原始関数のアドレシングと
関連ずけることを必要とする。もし原始関数の組合わせ
を同時に選択する制御フィールドを限定することが必要
ならば、これはそのような原始関数のアドレシングと関
連したＡＮＤアレイ位置中の「無関係」変換状態を使用
することによって達成され得る。シーケンスの選択は、
個々のシーケンス段階と共に独特にシーケンスを指定す
る制御フィールドを与えることに左右される。結論 前述した説明から、上記のモジュールは、同一の大きさ
及び同じように構成されたアレイ論理モジュールであっ
て自律的動作制御能力及び非常に多様な動作を有するも
のを与えることが分る。

このモジュールは、論理及び貯蔵アレイ及び所定のアレ
イ内部接続のために選択された大きさの制限を受けるの
みである。アレイの大きさは、モジュールの所与の種類
について、大型集積回路及び想定される機能範囲の関数
として、選択されてよい。

【図面の簡単な説明】

第１図は本発明の汎用論理モジュールを示し、第２図は
上記モジュールのサイクル・タイミングを示し、第３図
〜第６図は列シフト、論理処理、論理排他的ＯＲ動作、
計数動作を実効化するため、モジュールの論理アレイに
おける単方向性交点接続構成を示し、第７図は複数モジ
ュール回路網を示し、第８図はモジュールの故障した内
部動作素子を迂回するため冗長的バスを使用したことを
示す。 １・・・・・・論理アレイ、２・・・・・・貯蔵アレイ
、５・・・・・・クロツク回路網、７……外部バス、ｌ
ａ……ＡＮＤアレイ、ｌ ｂ・・・…ＯＲアレイ、２
ａ・・・・・・アドレス・インターフェース、２ｂ・・
・・・・解読回路網、２ｃ……スタツク・アウト・ラツ
チ、ｌａｌ……アレイ・イン・ゲート、ｌｂｌ”””ア
レイ・アウト・ラツチ。 繁ー図 第２図 第３図 繁４図 第５図 努６図 第７図 第８図

Claims (1)

【特許請求の範囲】
1. １ アレイ構造をした複数の汎用論理モジユールと、各
   々の汎用論理モジユールの内部で自律的にかつ非同期的
   に２進データを貯蔵し又は論理動作を実行させるための
   動作サイクルを発生するサイクル・タイミング回路と、
   汎用論理モジユールへデータを入力しかつそこからデー
   タを出力するため汎用論理モジユールの各々へ接続され
   た外部バスとを具備する分散処理ネツトワーク装置にし
   て、上記汎用論理モジユールの各々はデータを貯蔵する
   貯蔵アレイと、複数の行線及び列線を含み行線又は列線
   へ与えられた入力データについて論理動作を実行し他の
   行線又は列線へ結果の出力データを発生する論理アレイ
   と、上記貯蔵アレイ及び論理アレイを内部的に相互接続
   する接続線を有し、上記外部バス複数の導線を含みその
   各導線は上記複数の汎用論理モジユールの各論理アレイ
   において相対的位置を等しくする行線又は列線へ共通に
   接続されていることを特徴とするネツトワーク装置。