JPS58501558A - ディジタルコンピュ−タのためのフレキシブル構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 名」Ｌ ディジタルコンピュータのためのフレキシブル構造１１東１１ こ９発明はディジタル情報プロセシング装置の構造に関し、より特定的にはディ ジタルコンピュータの構造に関する。

典型的にディジタルコンピュータのメーカは１タイプだけのコンピュータを製造 せずに、いくつかの興なった種類またはモデルを製造する。これらのモデルは、 処理能力および価格において実質的に変更される。基本的には、消費者の要求が 非常に広範囲であるので、多くの種類のモデルが必要とされる。したがってＩＢ Ｍは、システム３６０モデル２０．３０．４０．５０．６５．７５および９０を 製造したし、現在ではシステム３７０モデル１２５，１３５゜１３８．１４５， １４８，１５５．１５８および１６８を製造している。他の主なディジタルコン ピュータのすべてのメーカも、数モデルのコンピュータを製造している。

過去において、成る特定のメーカの種々のコンピュータモデルは、それらの構造 において実質的に互いに興なっていた。　Ｍ　ｌｃｒｏｐｒｏｇｒａ−ｓｌｎｇ 　ｐ　ｒｌｎｃｌｐｌｅｓ　ａｎｄ　ｐ　ｒａｃｔＩｃｅ　、ｓａｍｉｒ　ｓ、 ＋ｕｓｓｏｎ　、ｐｒｅｎｔｉｃｅ　−）ｊａｉｌ　Ｉ　ｎｃ。

、１９７０．の２２１頁および２９７１頁に示されている上述の１８Ｍモデル４ ０および５０の構造を試みに比較されたい。またＮＣＲセンチユリ−１００，２ ００，３００の構造、またはバロース４８００および６８００の構造も比較され たい。各モデルは、自己のユニークなデータ経路、自己のユニークな機能論理な どを備えている。

技術者の観点からは、構造におけるこれらの相違点は何ら問題にならず、すべて の重要なことは各モデルがそれ自身の機能的要求に合うかどうかということであ る。しかし製造の観点からは、各モデルは本質的にユニークな部品の興なったア ンサンプルである。したがって、設計、製造、または種々のモデルのための部品 の調査における共通点を通じては、−経済性はほとんどまたは全く達成されない 。

異なった設計サイクル、興なった製造設備および興なった調査が本質的に各モデ ルにとって必要とされるので、モデル間のこのような相違点はメーカの財政資響 に非常に厳しい負担を与える。また典型的にどのようなモデルにとっても、これ らのアイテムは数百万ドルの費用がかかる。

さらに集積回路（ＩＣ）のメーカの観点からは、この問題はさらに幾分厳しいも のである。ＩＣメーカは、いくつかのコンピュータメーカからのコンピュータモ デルの種々の機能的要求に合うＩＣを供給しなければならない。そして典型的に は、興なったメーカのコンピュータモデルの間には、その構造における共通点は 何も存在しない。たとえば、１８Ｍ３７０モデルをバロース６８００と比較され たい。

したがってこの発明の主な目的は、「標準化された」部品を使用しかついかなる コンピュータモデルの興なった機能的要求にも十分に適合し得るフレキシブルな ディジタル情報プロセシング装置のための改良された構造を提供することである 。

１貝ｍ これらの目的およびその他の目的は、この発明に従って、各モデルが順序論理装 置の配列からなる多重ディジタルコンピュータモデルのための構造によって達成 される。これらの装置は、命令をストアするための各制御メモリ、命令の選択可 能なシーケンスを順に取出しかつ実行するための手段、および命令に応答して標 準化された機能を実行するだめのソフト機能構造を含む。このソフト機能構造に は、命令に対する構造の機能的応答を標準化する複数の選択可能な電気的接続が 含まれている。これらの接続および各制御メモリの内容を除いて、この装置は実 質的に同一でｄる。

配列されたすべての装置はそれらの制御メモリからの各命令シーケンスを実行し て、そのコンピュータモデルに対する１つの命令を実行する。

晟週１０劃巨良ａｍ この発明の種々の特徴および効果は、以下の詳細な説明および添付の図面を参照 することによってよく理解されよう。

第１図は、この発明に従って構成されたディジタルコンピュータモデルの一実施 例を示す。

第２図は、この発明に従って構成されたディジタルコンピュータモデルの他の実 施例を示す。

第３図は、第１図実施例が８６８００ＳＴＯＤ命令を実行するシーケンスを示す タイミングチャートである。

第４ａ図および第４ｂ図は、第２図実施例が８４８００ＡＤＤ命令を実行するシ ーケンスを示すタイミングチャートである。

第５図は、第１図および第２図のディジタルコンピュータモデルに組入れられる 順序論理装置の好ましい一実施例である。

第６図は、第１図および第２図のディジタルコンピュータモデルに組入れられる 順序論理装置の他の好ましい実施例を示す。

第７図は、第５図の順序論理装置におけるプログラム可能なマルチプレクサの詳 細な回路ブロック図である。

第８図は、第５図および第６図の順序論理装置におけるプログラム可能なメモリ の詳細な回路ブロック図である。

第９図は、第６図の順序論理装置におけるプログラム可能な内部接続マトリック スの詳細な回路ブロック図である。

第１０図は、第７図、第８図および第９図の回路と、第３図および第４図のタイ ミングチャートとの間の関係を示す。

Ｌ！ＩＬ！劃 ここで第１図および第２図を参照して、この発明に従つて構成される２つのディ ジタルコンピュータモデルを詳細に説明する。一方のモデルは参照数字１０によ って第１図に示されており、また他方のモデルは参照数字２０によって第、２図 に示されている。

動作において、モデル１０はバロース８６８００ディジタルコンピュータのすべ ての命令を実行する。これらの命令はバロースＢ６８００情報プロセシングシス テム基準マニュアルに示されており、そこに含まれているすべての情報は参照の ためにこの中に組入れられている。

これに、対し、モデル２０はバロース８４８００ディジタルコンピュータのすべ ての命令を実行する。これらの命令はバロース８４８００惰帽プロセシングシス テム基準マニュアルに示されており、そこに含まれるすべての情報は同様に参照 のためにここに組入れられている。

これらの２つの命令のセット（すなわちＢ６８００１５よぴＢ１２Ｏ３の命令の セット）は、全く互いに興なっておりかつ無関係である。たとえば８６８００は スタック指向プロセッサであるが、８４８００は３アドレスマシンである。８６ ８００オペランドのはとんどはスタックから受取られ、またその演算結果のほと んどはスタックに再びストアされる。これに対して、８４８００はそのオペラン ドを主メモリから受取りまたその演算結果を主メモリにストアする。

また８６８００は、ＡＬＧＯＬ命令文のプロセシング補助に対して特に定義され る種々の「情報ワードＪと関連して、その命令の多くを実行する。これらの情報 ワードは、データ・ディスクリブタ（ＤＤ）、インデックスト・ワード・データ ・ディスクリブタ（ＩＷＤＤ）、インデックスト・ストリング・データ・ディス クリブタ（ＩＳＤＤ）。

ノーマル・インデックスト・リファレンス・ワード（ＮＩＲＷ）、およびスタッ フド・インデックス・リファレンス・ワード（Ｓ　Ｉ　ＲＷ）と呼ばれる。これ に対して、８４８００プロセツサによっては、このような情報ワードは全くプロ セスされない。

さらに８６８００プロセツサにおいては、多くのフィールドが、３ピツトの識別 タグおよびそれらに付加されるパリティピットを有する４８ビツトワードにフォ ーマット化される。しかし８４８００プロセツサにおいては、フィールドは、６ つの４ピツトデイジツトのグループにフォーマット化され、それらはタグを全く 含まない。

ここでこの発明に従って、Ｂ１２Ｏ３およびＢ４８００命令セットが、各順序論 理装置の配列によってプロセスされる。コンピュータモデル１０は順序論理装置 １０ａ〜１０ｋを含み、またコンピュータモデル２０は順序論理装置２０ａ〜２ ０ｄを含む。これらの装置は、第１図および第２図に示されるように、バスを通 じて内部接続される。

各順序論ｍ装置は命令をストアするための制御メモリ、およびこれらの命令の選 択可能なシーケンスを順に取出しかつ実行するための手段を含む。また各装置は 、′＠置に個性を与える種々の「ソフト機能構造」を着定する多くの選択可能な 電気的接続を含む。すなわちそれらの電気的接続はその装置が実行し祷る機能の タイプを規定し、また装置内のデータ経路の内部接続を規定する。

これらのソフト機能構造は、第５図〜第１０図と関連して詳細に説明される。し かし今は、選択可能な電気的接続を適当に選択することによって各順序論理装置 は特定のタスクに適合されたその機能実行能力を持つことができ、またその適合 は装置がそのタスクを非常に速やかに実行することを可能にするということのみ を述べておく。

またそれらの各制御メモリの内容および選択可能な電気的接続を除いて、コンピ ュータモデル１０および２０における装置の各々は互いに同一である。このこと はもちろん、設計、製造および調査においてそれが非常に大きな経−性を達成す るので、非常に望ましいものである。

コンピュータモデル１０において、順序論理装置１０ａ〜１０には、以下のタス クに対して指定される。装置１０ａは、基本的にはスタックシミュレータとして オペレートする。装置ｆ１０ａはスタックのトップの２ワードをそのレジスタ内 に保持し、また他のすべてのスタックワードをメモリ内にストアする。しかし残 りの配列に関する限り、すべてのスタックは装置１０ａ内に「常駐」する。各ワ ードは５２ピツトの長さであり、１ワードはいくつかのレジタ内に分割される。

装置１ｆｌＯａはまた、スタックアイテムのトップにおける単純オペレーション を実行する。たとえば装置１０ａはスタック６からアイテムを「ポツプ」し、そ してそれらを他の装置に対してＳバス上に送る。また＠ｌ１１０ａは他の＠胃か らアイテムを受取り、そしてそれらをスタックに「プッシュコする。さらにスタ ックのトップの２ワードのみが装置２０ａ内に保持されているので、装置１０ａ はメモリ読出および書込を実行してスタックアイテムを加算しおよび減算する。

。 これに対して装置１０ｂは、ＭＩｌｌｏａによってとられた一動作のコンディシ ョンチェックを実行する。たとえば装＊１０ｂはスタックのトップおよびスタッ クアドレスレジスタのボトムを含み、そしてこれらのレジスタの内容を装置１０ ａメモリ要求が境界内にあるかどうかを決定するまために利用する。もしこれら の境界が超過しておればスタックオーバフローまたはスタックアンダフローの結 果となり、装置１０ｂは装置１０ａに対してこの状態を信号で合図する。

装置１０ｃは、基本的にはすべての「ディスクリブタ」を評価するようにオペレ ートする。すなわち装置１０ｃは、データ・ディスクリブタ、インデックスト・ ワード・データ・ディスクリブタおよびインデックスト・ストリング・ディスク リブタを評価する。、鈎型的には、この評価はディスフリプタにおける種々のビ ットへのいくつかの演算オペレーションを含み、その結果メモリアドレスを発生 する。

次に装置１０Ｃは、そのメモリアドレスを利用してメモリからア１イテムを読出 しまたはメモリにアイテムを書込む。

装置１１０ｄは、ディスクリブタと関連する種々の条件をチェックする。たとえ ば＠＠’ＩＯｄは、装＠１０ｃが形成するメモリアドレスがメモリ境界内にある かどうかを決定する。また装置１０ｄは、主メモリから読出されたアイテムが予 期されるようにタグされているかどうかを決定する。

たとえばアイテムは、実行されているＢ６８００命令が演算命令であればデータ としてタグされるべきである。

装置１０ｅは、上述のすべてのリファレンス・ワードを評価する。これらは、ノ ーマル・インダイレクト・リファレンス・ワードおよびスタッフド・インダイレ クト・リファレンス・ワードを含む。装置１０ｅはまた、バリュートコール命令 内のアドレス・カップル（ＡＣ）を評価する。

これらの評価を行なうために、装置１０ｅはまた、ランしているプログラムにお いて魂柱のレクソグラフィカル（ｌｅｘＯΩｒａｐｈｌｃａｌ　）レベルのトラ ックを維持する。装置１０ｅはまた、プログラム内に手順の開始のトラックを維 持する複数のＤレジスタを含む。装置１０ｅはまた、リファレンス・ワードによ ってアドレスされるメモリ内のアイテムを読出しおよび書込む。

装置１０ｆは、リファレンス・ワードと関連するほとんどの条件チェックを実行 する。たとえば装置１０ｆは、上述のごと＜Ｎ　ＩＲＷ、Ｓ　ＩＲＷおよびＡＣ によって発生されるアドレスに対してアドレス境界をチェックする。また装置１ ０ｆは、装置１０ｅがそれが予期されたタイプであるかどうかを決定するために メモリから読出すデータにつきタグをチェックする。

装置１０ｇはメモリから命令を取出し、それらが他の装置によって直接に使用さ れ得るようにそれらを再フォ−マツト化し、またその再フォ−マツト化された命 令をすべての装置に対して同報通信するタスクを備える。また装ｗ１０Ｑは、次 の命令に対するメモリアドレスのトラックを維持する。装置１０ｏはまた、いく つかのブランチ命令を直接に実行し、またＥ　ｎｔｅｒまたはＥ　ｘｉｔ命令の 実行によって変更される（キャリーフリップ７０ツブや真／偽フリップフロップ などのような）種々雑多なプロセッサ状態のト□′ラックを維持する。

装置１０ｈは、演算命令におけるほとんどの演算ステップを実行する。たとえば 装置１０ｈは、Ｂ６８００乗算または除算命令の実行において複数の加算および 減算ステップを実行する。これらの命令のためのオペランドは、ｆＩｗｌｏａ、 １０Ｃまたは１０ｅによって供給される。

装＊ｉｏ＋は、装置１０ｈによってとられる動作をチェックする。たとえば装置 １０ｉは、装置１０ｈがオペランドとして送っているデータが２倍精度か１倍精 度かを決定する。１倍精度オペランドは２倍精度オペランドよりも頓繁に用いら れ、装置１０ｈはもしそれが１倍精度オペランドをオペレートしていると単純に 考えるならばより迅速にその演算オペレーションを実行し得る。次に装置１０１ は、もしそのオペランドが２倍精度であれば、装置１０ｈに信号で合図する。

装置１０ｊは、実質的にすべてのビット指向命令を実行する。これらは、Ｂ　Ｉ 　ｔ　３　ｅｔ／　Ｒｅｓｅｔ、　Ｔｒａｎｓｆｅｒ　Ｗ　ｈｉｌｅ　Ｇｒｅａ ｔｅｒ　ｏｒ　Ｅｑｕａｌ、　Ｔｒａｎｓｆｅｒ　Ｗｈｌｌｅ　Ｇｒｅａｔｅｒ 　［）ｅｓ−ｔｒｕｃｔｉＶｅ、などを含む。このように装置ｆ１０ｊ内のソフ ト機能構造は、シフトおよびローテートのようなビット処理を実行するようにさ れている。

装置１０には、種々の８６８００命令の実行とｗｉｔ、で用いられるマスクおよ びリテラルを与える。これらの命令はたとえば、すべてのＦ　１ｅｌｄ　Ｔｒａ ｎｓｆｅｒ　、１５よびＦ　＋ｅ！ｄｌ　ｎａｅｒｔを含む。

上の説明から、装置１０ａから装置１０にの各々が全く異なった機能要求を持っ ているということは明らかである。

そしてこれらの興な９た要求は、各装置の機能能力を調整することによって効果 的に実行され得る。

また装ｍ１ｏａ−装置１０にの機能要求は、コンピュータモデル２０における装 Ｗ２０ａ〜２０ｄの機能要求とは全く興なっている。コンピュータモデル２０に おいては、装置２０ａはメモリから命令を取出すタスクを持っている。

次に装置２０ａは、！ｌ１１２０ｂまたは装置２０Ｃのいずれかに取出命令を選 択的に送る。またこれらの８４８００命令はその長さが変化し、したがって命令 取出オペレーションの閣装置３０ａは各命令のフ茸−マットを決定しなければな らない。

装置１２０ｂおよび２０Ｃは、それらが受取る命令に対するオペランドアドレス を計算する。これらのアドレス計算は、インデックスレジスタまたは間接アドレ ッシングを必要とする。いずれの場合においても、メモリの読出は実行される必 要がある。また装置２０ｂおよび２０Ｃはオペランドの長さを決定し、そしてこ の決定もまたメモリの７ドレツシングを必要とする。

最俵に装置２０ｄは、装置２０ｂおよび装置２０Ｃから命令ＯＰコードおよびオ ペランドアドレスを交互に受取り、そしてそのアドレスされたオペランドにつき 演算オペレーションを実行する。装置２０ｄはまた、メモリからアドレスされた オペランドを読出し、またその結果をメモリ内に再びストアする。

ここで第３図に−移って、論理装置１０８〜１０ｋが８６８００命令を実行する 方法をより詳細に説明する。特に第３図は、論理装置１０８〜１０ｋが１つのＢ ６８００ＳＴＯＲＥ　ＤＥＳＴＲＬＪＣＴＩＶＥ（ＳＴＯＤ＞命令を実行するた めに同時に実行する命令シーケンスを示す。

しかし図示された命令シーケンスおよび各装置が実行している機能を理解するた めには、まず最初にデータ・ディスクリブタ、インデックスト・ワード・データ ・ディスクリブタ、インデックスト・ストリング・データ・ディスクリブタ、ノ ーマルφインダイレクト中リファレンス・ワード、およびスタッフド・インダイ レクト・リファレンス・ワードをさらに説明することが必要である。これらのア イテムの各々は５２ピツトの長さであり、それらは命令の実行の闇にとられる特 定の動作を変化させる。

基本的にデータ・ディスクリブタは、データの配列を着定する。ピット１９−ｏ は配列の基準アドレスを特定し、ピット３９−２０は配列におけるアイテムの数 を特定する。

これらのアイテムの各々は、１倍精度ワード、２倍精度ワード、１６進キヤラク タまたは拡張２進化１０進キヤラクタである。これらはそれぞれ、０．１．２ま たは４と等しいピット４２−４０によって特定される。

１に等しいピット４３は、配列が読出されたの・みで書込まれてはいないことを 示す。１に等しいピット４７は、配列が主メモリ内にあることを示す。またピッ ト５０．４９゜４８８よび４５は、データ・ディスクリブタを識別するコードで ある。

インデックスト・ワード・データ・ディスクリブタは、１倍精度または２倍精度 ワードの配列における成る特定のアイテムを示す。ピット１９−０．４３および ４７は、上に定義されたものと同様である。ピット３２−２０は、基準アドレス に関する配列における引用されたアイテムの数を特定する。ピット５０．４９． ４８．４５，４２．４１および４０は、インデックスト・ワード・データ・ディ スクリブタおよび１倍または２倍精度のいずれがとしてそのディスクリブタの内 容を識別するコードである。

同様にインデックスト・ストリング・データ・ディスクリブタは、１６進キヤラ クタまたは拡張２進化１０進キヤラクタの配列における成る特定のアイテムを示 す。ピット５０．４９，４８．４５．４２．４１．および４ｏは、インデックス ト・ストリング・データ・ディスクリブタおよび１６進キヤラクタまたは拡張２ 進化１ｏ進キヤラクタのいずれかとしてそのディスクリブタの内容を識別するコ ードである。またピット１９−０．４３．４７および３２−２０は、インデック スト・ワード・ディスクリブタに対して着定されるものである。

ノーマル・インダイレクト・リファレンス・ワードおよびスタッフド・インダイ レクト・リファレンス・ワードは共に、メモリアドレスを特定する。それらは、 ピット５０゜４９．４８および４６のコードによって識別される。ノーマル・イ ンダイレクト・リファレンス・ワードにおいて、メモリアドレスは（ピット１３ −ｏの一部分によって特定される）　「Ｄ」レジスタの内容および（ピット１３ −ｏの他。部分、よつ工特定よれる）オうセラｔ−ｒ８．，６゜１つのｒＤＪレ ジスタは、実行されるべきプログラムにおける各レクソグラフィカルレベルのた めに存在する。

スタッフド・インダイレクト・リファレンス・ワードにつき、メモリアドレスは 基準レジスタの内容とオフセット値と変位値との和である。ピット１２−０およ び３５−１６は、それぞれオフセットおよび変位を着定する。

ここで５ＴＯＤ命令それ自体において、（スタック内で始まる）基準チェーンが 、スタックからのいくつかのアイテム（ストア目的）を主メモリ内のデータワー ド目的記憶位置内にストアするために評価される。初期基準チェーンアイテム＆ ｔｌＲＷチェーンまたはＩＷＤＤのいずれかであり、主メモリ内のデータワード 目的記憶位置はデータタイプオペランド、タグ４ワードまたは初期設定されてい ないオペランドのいずれかである。ＩＲＷチェーンは、交互にＩＷＤＤ、ＰＣＷ または目的アイテムを示す。ＩＷＤＤの評価の結果は、他のＩＷＤＤまたは目的 アイテムとなる。

ＰＣＷの評価は再び初期基準アイテムを示すことができ、次にそれは上述された ように評価されねばならない。

イニシャル・リファレンスはスタックのトップアイテムでありかつ第２のアイテ ムのストア主体である。しかしもしトップアイテムがデータ・ワードであれば、 （等しいタグビット５０．４９および４８を持つワード）第２のアイテムはイニ シャル・リフアレ２ンスである。データ・ワード・ストア目的およびイニシャル ・リファレンスはいずれの順番でもよいが、しかしもしストア対象が奇数のタグ を持りているなら、イニシャル・リファレンス・リストがトップアイテムであり かつストア目的が第２のアイテムである。

もしスタックアイテムのトップがデータ・ワードまたはイニシャル・リファレン スではないか、またはもしトップアイテムがデータ・ワードでありかつ第２のア イテムがイニシャル・リファレンスでなければ、インバリッド・スタック・アー ギュメント割込が発生される。もしいずれかの基準評価がタグ３アイテムを発生 するかまたはＩＷＤＤが読出専用にマークされれば、メモリ・プロテクト割込が 発生される。もし基準評価がアイテムを発生するが上記のチェーン評価結果に対 応する正しい結果でなければ、インバリッド・リファレンス・チェーン割込が発 生される。

ストア目的は、目的記憶位置に書込まれる。正常のストア評価オペレータは奇数 にタグされたワードを含む記憶位置には書込まないということに注意されたい。

イニシャル・リファレンスおよびストア目的は共に、スタックがら抹ｗ４される 。

２倍精度オペランドとシングルワードアイテム（１倍精度オペランド、タグ４ワ ード、初期設定されていないオペランド）との間のタイプの変換は、ストア目的 のタイプ（ストアタイプ）１５よび目的記憶位置に関するタイプ（目的タイプ） に依存する。目的タイプは以下のようにして決定される。もし１つまたはより多 くのＩＷＤＤが評価されれば目的タイプは最後のＩＷＤＤのエレメントサイズ値 であり、一方もしシングルワードアイテムが目的記憶位置に現在ストアされてお れば目的タイプはシングルワードでありまたもし２倍精度オペランドが目的記憶 位置内にあれば目的タイプは２倍精度である。

もしストアタイプが２倍精度でありかつ目的タイプがシングルワードであれば、 ５ＮＧＬ　（１倍精度へのセット）オペレーションがストア目的に実行され、ま たその結果としての１倍精度オペランドが目的記憶位置内にストアされる。

も、しストアタイプおよび目的タイプが２倍精度であれば、ストア目的の両ワー ドはその目的記憶位置内にストアされる。もしストアタイプがシングルワードで ありかつ目的タイプが２倍精度であれば、そのシングルワードストア目的はその タグを変更しかつゼロに初期設定された第２のワードを付加えることによって２ 倍精度に拡張される。１−の両ワードは、目的記憶位置にストアされる。２つの ２倍精度ワードが書込まれたところで、もし第２の（隣接する）目的記憶位置が 奇数のタグされたワードを含んでおれば、メモリ・プロテクト割込が発生される 。

ここで第３図の命令シーケンスを考える。同区において、行１ｏａ−ｉから１０ に−１はそれぞれ、装ｆｆ１１０．ａ〜１０ｋが５ＴＯＤ命令実行において実行 する命令シーケンスを示す。括弧内に示される命令は、装置１０ｂ、１０ｄおよ び１０ｆによって実行される。時間間隔ｔ１−ｔ１３は、これらの命令のシーケ ンスを示す。

時１ＩＩＩ！ｌ隔ｔ１の間に、＠１Ｆ１０ｏは命令実行が始められるべきである ということを決定する。次にこの命令は時間ｌＩ！ｗＡζ２の間にシステムパス に同報通信され、そしてそこからすべての装置に受信される。

その後時間間隔ｔ３の闇に、全受信装置は５ＴＯＤ命令をデコードして、それが いずれの命令であるかを決定する。

このデコードに基づいＴ、装置！１０ｈ、１０１　、ＩＯＪ　ｅよび１０にはそ れらがこの特定の命令の実行と関連しないというこｋを決定し、したがってそれ らは次の命令が装置１００によってシステムパス上に同報通信されるまでさらに 命令を実行するのを中止する。

これに対して装置１０ａ〜１ｏｆの各々は、この命令の実行において実行される べきさらに他の命令シーケンスを持っているということを決定する。特に装置１ ｏａは、スタック内のトップの２ワードを装置１０ｃ〜１０ｆに送るタスクを持 っている。これらの２つのワードは、上述されたような初期基準およびストア目 的を含んでいる。したがって時間間隔ｔ　４．　ｔ　５．　ｔ　６およびｔ７の 間に、装置１ｏｂ　＆；ｔｓバスを用いて、スタックのトップ（ＴＯ８）の下位 半分、ＴＯ８の上位半分、ＴＯ３−１の下位半分およびＴＯ８−１の上位半分を 伝送する。

装置１０ｃ〜１０ｆは、時間間隔ｔ５〜ｔ８の間にＳパスからこのデータを受取 る。もしＴＯ８がストア目的を含んでおりかつＴＯ３−１がデータディスクリブ タを含んでおれば、そのときはこの命令は装置１０ｅおよび１０ｆによって実行 される。しかしもしＴＯ８がＩＲＷを含んでおりかつ・ＴＯ３−１がストア目的 を含んでおれば、そのときはこの命令は装置１０ｃおよび１０ｄによって実行さ れる。

また＠１Ｆ１０ｃは、ストア目的がＴＯ８内にありかつデータディスクリブタが ＴＯ８−１内にあるかどうかを見るために最初にチェックすることなく、その命 令を実行する。

代わりにこれらの状態のチェックは、装置１０ｄによって実行される。もしそれ らが存在しなければ、そのときは装置１０ｄは装置１０ｃの命令シーケンスを中 断する。この機−構によって、命令の実行時間は、どのような独立の動作をとる 前にもチェックが行なわれる場合にがかるｍｌ！ｌよりも短縮される。

同様に装置１０ｅは、ＴＯ８がＩＲＷを含みかつＴＯ８−１がストア目的を含ん でいるという確認のもとに、その命令シーケンスを実行する。同時に装置１０ｆ は、種々のチェックを実行して、その状態が１ｉ＋寅に存在するかどうかを決定 する゛。もしそれが存在しなければ、そのときは装置１０ｒは装置１０ｅの命令 シーケンスを中断する。

したがって時間？１１１１ｔ、５の間に、＠１１１０ｅはＴＯ３’：７一ドの下 位半分をそれがアドレス対であるかのように分割する。次に時間−間ｌｉｔ　６ の間に、装置１０８はメモリに対してＭパス上に誘出／書込命令を送る。このメ モリアドレスは、（上述のアドレス対の２部分によって特定される）Ｄレジスタ とそのアドレス対のδ部分との和と等しい。次に時１１１１１ｍｔ　７およびｔ ８の間に、装置１０．ｅｌ、ｔメ１１−１，１　ニ対する書込データとしてＴＯ ３−１ワードを送る。

しかし装置１０ｅのすべてのこれらの動作は、装置１０ｆによって実行されるチ ェックに依存している。このチェックは、第３図の括弧内に示されている。した がって時間間隔ｔ６の国に、１ｉｌｔ１０ｆはスタックワードのトップのタグビ ットをチェックして、それが現実にストア目的であるかどうかを決定する。また 時間間隔ｔ７の間に、装置１０ｆはＴＯ３−１ワードをチェックして、それが実 際にデータディスクリブタであるかどうかを決定する。もしそれらが違っておれ ば、そのときは装置ＩＣ１は中断されかつ他の命令フローシーケンス（図示せず ）が実行される。

種々のプログラムの解析によれば、装置１０ｆがチキツクする状態が発生する確 率は非常に低い。したがって普通の場合には＠ｍ１ｏｅは中断されず、またした がって５−ＴＯＤ命令は比較的速やかに実行される。装Ｈ１０ｆはまた、異常な 状態に対するそのチェックを比較的速やかに実行しなければならない。しかし装 置１０ｆがチェックするこれらの５ＴＯＤ命令の変化は、より遅い形式での他の フローシーケンスによって現実には実行される。　。

ここで装ｗ１１　、Ｏｅの正常のフローシーケンスをさらに統けると、装置は、 それが書込んだメモリ、位置において前にストアされたデータを持つ。そのデー タは、時（資）間隔ｔ１０およびｔｌｌの間に、メモリ制御襞間によってＭバス 上に送られる。次に時間間隔ｔ１１の圀に、装置１１０ｅはそれが書込むデータ のタグを、上述されたような何らかのｒタイプ変換」が要求されているかいない かを決定するために読まれるデータのタグと比較する。また決定は、ストア位習 のタグが正しいかどうかということに関しても行なわれる。

もしこれらの状態が合えば、装置１０ｅは時間間隔ｔ１２の欄にＯＰ全コードを 装置１０９に送る。次に装置１０ＱはこのＯＰ全メツセージに応答して、上述さ れたようにすべての＠蹟に対して次のハイレベル命令を同報通信する。

この次の命令は、時間間隔ｔ２〜ｔ４の間にフォーマット化される。もし次の命 令を得ることが必要であれば、メモリ読出がこれらの時間間隔内に装置１０Ｑに よって実りされる。

ここで装置１０Ｃおよび１０ｄの動作に移ると、時間開Ｍｔ　５の閤に、装置１ ００がＴＯ８の下位半分をレジスタＴＥＭＰＩ内にロードすることが第３図に示 されている。

次に時間間隔ｔ６の間に、装置１（ＭはＴＯ８の上位半分を他のレジスタＴＥＭ Ｐ２内にロードする。次に時間間隔ｔ７の間に、骸ｗ１０ＣはＴＯ８−１ワード の上位半分をチェックしてそれがデータディスクリブタであるかどうかを決定す る。また１ｉｌｌｌｏｄはＴＥＭＰｌをチェックしてそれが正しいストア目的で あるかどうかを決定する。図示された例において、これらの状態は存在せず、し たがって装Ｗ１０ｃおよび１０ｄは次の命令が装置１０ａによって同報通信され るまで後続のオペレーションを中止する。

次に第４ＷＪを参照すると、第２図の実施例が実行する命令のうちの１つに対す る詳細なマイクロコード７０−が示されている。この命令は８４８００ＡＤＤ命 令であり、そのフォーマットは以下のとおりである。ディジット１および２は０ ＰＣＯＤＥであり、ディジット３および４はＡＦフィールＦであり、ディジット ５および６はＢＰフィールドであり、ディジット７〜１２はＡアドレスフィール ドであり、またディジット１３〜１８はＢアドレスフィールドである。

基本的にはこの命令に応答して、Ａアドレスにおけるメモリの内容はＢアドレス におけるメモリの内容に加算きれ、そしてその結果がＢアドレスでメモリにスト アされる。しかしこの基本オペレーションについてのいくつかの変形が可能であ る。たとえば、もしディジット７の２上位ピットが０１．１０．または１１と等 しければ、そのときはインデックスレジスタ１．２．または３の内容はそれぞれ Ａアドレスに加算されなければならない。もしこれらのビットがＯＯと等しけれ ば、インデキシングは全く起こらない。

またもしディジット７の２下位ピットが００と等しければ、そのときはＡアドレ スにおけるデータは合図されなかった４ピツトデータとして扱われるが、もしこ れらの同じ２ビツトが０１と等しければ、そのときはＡアドレスでのデータは合 図された４ピツトデータとして扱われ、またもしそれらが１０に等しければ、そ のときはＡアドレスにおけるデータは合図されなかった８とットデータとして扱 われる。

さらにもしディジット７の２下位ビットが１１と等しければ、そのときはＡアド レスにおけるデータはオペランドではなく、オペランドのアドレスである。これ は間接アドレッシングと呼ばれ、そしてそれはいかなるレベルについても繰返さ れ得る。

同様の変形がまた、Ｂアドレスについても起こる。すなわちディジット１３の２ 上位ビットおよび２下位ビットが上述のごとくインタブリドされるが、しかしＢ アドレスに関してのみである。

またＡＦフィールドは、へオペランドの意味を修正する。

普通はディジット３およびディジット４は０から９の閣の１０進数字であり、こ の場合においてはそれらはＡオペランドの長さを特定する。しかしもしディジッ ト３４２上位ピットが１１と等しければ、そのときは間接フィールドの長さが特 定され、またその間接フィールドの長さのアドレスは＜ｉ　ｏｎ数字としての） ディジット３の２下位ピットを（単位ディジットとしての）ディジット４および 基本レジスタの内容に加えることによって形成される。

さらにもしディジット３が１０１０と等しければ、そのときはＡアドレスフィー ルドはメモリアドレスとしてはインタブリドされず、代わりにリテラルとしてイ ンタブリドされる。この場合においては、ディジット７〜１２はＡＤＤ命令のＡ オペランドを形成する。また前述のように、ＢＦフィールドはＡＦフィールドと 同様にインタブリドされ、しかしこれはＢオペランドに関してのみである。

ここでこの命令がいかにして第２図の配列によって実行されるかを理解するため に、第４図のチャートを考える。

このチャートにおいて、２０ａ−１行は装［２０ａが実行するマイクロコマンド をリストしている。１つののマイクロコマンドは時間間隔ｔ１の間に実行され、 他のマイクロコマンドは時ｍａｗＡｔ　２の間に実行され・・・、というように 実行される。同様に２０ｂ−１，２０ｃ　−１および２０ｄ−１行はそれぞれ、 装置２０ｂ、２０Ｑおよび２０ｄによって実行されるマイクロコマンドシーケン スを示している。

ＡＤＤ命令を始めるために、＠１１２０ａはメモリコントローラに対して取出命 令を与える。これは、時間間隔ｔ１の間に起こる。これに応答して、メモリコン トローラは命令を取出しかつこれを装置２０ａに対１、してメ、モリバス１上に 送る。時間間隔ｔ２〜ｔ６は、このオペレーションを実行するためにメモリコン トローラによって利用される。

時間間隔ｔ５の閤に、装置２０ａは命令のＯＰ、ＡＦおよびＢＦ部分を受取る。

またこの時間間隔内に、装置２０ａはこれらのフィールドをアドレス計粋装Ｒ２ ０ｂに送り、またさらにこれらのフィールドをデコードして命令のフォーマット を決定する。

次に時間間隔ｔ６の間に、＠１Ｆ２０ａはＡアドレスフィールドを受取り、かつ それをアドレス計算装置２０ｂに送る。次に時１ＩｌｆＩｌ隔ｔ７の間に、＠１ Ｆ２０ａはＢアドレスフィールドを受取り、そしてそれをアドレス計算装置２０ ｂに送る。また時間間隔ｔ７の間に、装置２０ａはＡＤＤ命令のフォーマットに 基づいて命令アドレスポインタを更新する。次にその次の時ｌＩ！間隔の間に、 装置２０ａはシーケンスにおける次の命令を取出すことを始める。

次に装置Ｆ２０ｂは、時ＩＩ１間隔ｔ７の間にＡＤＤ命令のその実行を始める。

この時間間隔の圓に、＠［２０ｂは命令のＯＰ、ＡＦおよびＢＦ部分を受取る。

また装置２０ｂはこれらの命令部分をデコードし、命令のフォーマットを決定し 、そして対応するルーチンにブランチする。

次に時間間隔ｔ８の闇に、ｌ１ｌｌｆ２０ｂは命令のＡアドレスフィールドを受 取り、また時１Ｉｌｌｌ！隔ｔ９の園に命令−のＢアドレスフィールドを受取る 。また時ｍ開隔【９の間に、＠Ｉ！２０ｂはＡＦフィールドおよびＡアドレスフ ィールドのディジット７をデコードするー。このデコードに基づいて、インデキ シングが要求されているという決定が行なわれ、それによって特定されたインデ ックスレジスタがメモリから読出される。

同様に時間間隔ｔｌｏの間に、＠＠２０ｂはＢＦフィールドおよびＢアドレスフ ィールドのディジット１３をデコードする。このデコードに基づいて、間接フィ ールドの長さが一定される決定が行なわれる。したがって装置ｆ２０ｂはメモリ アドレスを形成し、かつメモリ読比を実行して、Ｂフィールドの現実の長さを取 出す。

時間間隔ｔ１１の圀にインデックスレジスタが受信され、また時間間隔ｔ１２の 間に現実のＢフィールドの艮ざが受取られる。また時間間隔ｔ１２の間に、ＭＩ １２０ｂはこのインデックスレジスタをＡアドレスフィールドに加算する。

次に時間間隔ｔ１３の藺に、妓ｆｆ１２０ｂはＡオペランドのアドレスをメモリ コントローラに送る。次に時間間隔ｔ１４の圀に、装置２０ｂはＢオペランドの アドレスをメモリコントローラに送る。これらのアドレスは、実行＠Ｗ２Ｑｅか らの命令に応答してメモリコントローラによって１その後用いられる。

この時点で、装置２０ｂは実行装置２０ｅからのデータの要求を持つ。図示され た例においては、この待機は時間間隔ｔ１７〜ｔ１９の間に起こる。次に時間間 隔ｔ１９の間に、実行ｆｉ＠２０ｄは前の命令の実行を完了し、それによって装 置２０８からさらにデータを要求する。この要求に応答して、装置２０ｂはＯＰ コード、Ａフィールドの長さおよびデータのタイプ、およびＢフィールドの長さ およびデータのタイプを実行装置に対して送る。これは、時間間隔ｔ２０および ｔ２１の間゛に起こる。また時間ｍ隔ｔ２１の藺に、装置２０ｂは、それが他の 命令につきアドレス計算を始められるようにフリーであるということを、命令取 出装、置２０ａに信号で合図する。

次に時間間隔ｔ２１の始めに、装置２０ｄはＡＤＤ命令のその実行を始める。時 ｆｌｌｌ１Ｍｔ２１の間に、装置２０ｅはＯＰコード、Ａフィールドの長さおよ びＡフィールドのデータタイプを受取る。次に時間間隔ｔ２２の間に、装置２０ ａはＢフィールドの長さおよびＢフィールドのデータタイプの情報を受取る。ま た装置２０ａは、そのフィールドの長さおよびデータのタイプを調べ、その調査 に基づいて、特定されたルーチンにブランチする。

その後時間間隔ｔ２３およびｔ２４の聞に、ＡアドレスおよびＢアドレスでのオ ペランドがメモリから読出される。

この読出は、装置２０ｄからの命令によって始められる・、。

その後Ａオペランドは時間間隔ｔ２７の間に装ｆｆ１２０ｄによって受取られ、 またＢオペランドは時ｍｍ隔ｔ２８の間に受取られる。また時１ＩｌＯＩｌ隔ｔ ２８の間に、装置２０ｄはこの２つのオペランドを加算する。

次に時間間隔ｔ２９の間に、装置２０ｄはＡＤＤオペレーションの結果を主メモ リ内にストアし、そして桁上げインジケータのような適当なステータスピットを セットする。

最後に時間間隔ｔ３０の間に、装置２０ｄはそれが次の命令をプロセスする準備 ができたことをアドレス計算装ｗ２０Ｃに信号で合図する。

ここで第３図および第４凶にそれぞれ示された種々のオペレーションを第１図お よび第２図の配列が実行するためには１、各順序＊ｙｉｇｉｉが標準化された機 能実行能力を持つことが必要である。すなわち、各装置は１サイクルのみの藺に 穫々のユニークなタスクを実行りることができるものでなければならない。たと えば、第４図の２０ｅ−１行。

時ｆｌｉｔ　５を見ると、１サイクルにおいて装置！２０ｅがアドングおよびマ スキングステップによって達成されてもよいが、しかしこれは実行される命令の 実行時間を増加させる。

次に問題はいかにして各装置の１サイクルタスク実行能力を標準化するかという ことであり、また同時にいかにして＠１ｆｌｌｌに実質的な共通点を与えてそれ によって設計、製造および調査における経済性を達成するかということである。

この発明において、この問題は第５１！Ｉおよび１４６図に従って第１図および 第２図のすべての順序論理装置を構成することによって解決される。基本的には 第５図の順序論理装ばは精巧な計算実行能力を持っているが、第６図の順序論理 装置は精巧な並列プロセシング能力を持っている。しかしこれらの能力は、それ らが特定のタスクに対して容易にｌＩ＊化され得るように極めて「ソフト的な」 構造において具体化されている。

１５図および第６図の実施例に関して、）ｌ　ａｎａｎ　、ｐ　ｏｔａｓｈおよ び［３ｕｄ　１−ｅｖｌｎによる１９７９年１０月２４日出願の「［）ｉｇｉｔ ａｌ　Ｃｏ５ｐｕｔｅｒ　Ｈａｖｉｎｇ　ｐｒｏｇｒａ＋ｕｅａｂｌｅ３　ｔｒ ｕｃｔｕｒｅコという題の米国特許出ｆｆ１ｓ、Ｎ、０８７．６６６号、および Ｈａｎａｎ　Ｐ　ｏｔａｓｈおよびＭ　ｅｌｖｙｎ　Ｑ　ｅｎｔｅｒによる１９ ８０年６月２３日出願のｒ　Ｄ　１ｇ１ｔａｌ　［）　ｅｖｉｃｅ　ｗｉｔｈ　 ｌ　ｎｔｅｒｃｏｎｎｅｃｔ　Ｍａｔｒｉｘ　Ｊという題の米国特許出ｌ１ｌｓ 、Ｎ、１６２，０５７号のすべての教示を、参照することによってここに援用す る。これらの出願は個々のスタンドアロンデータプロセッサとして第５図および 第６図に詳細に示されている。

このシステムアプリケーションの目的のためには、「ソフトネス」またはフレキ シビリティのレベルを与える第５図およびｌｌｌ！６図のこれらの機能構造のみ がここにｍ詫ｉれることが必要である。これらのソフト機能構造は、参照数字３ ０．３１．３’２および３３によって第５図に示されており、また参照数字４０ ．４１．４２および４３によって第６図に示されている。構造３２および３３は 構造４２および４３と同じであり、したがって後者は１つのブロックとして示さ れている。

構１１ｉ３０は、図示されたように、複数のメモリを備えている。これらのメモ リは、リード・ライトまたはリードオンリメモリであり得る。各メモリは、０１ 〜Ｃ４およびＣ５〜Ｃ８で示される２つの７ドレス入力を持っている。電力のよ うなデータビットはアドレス人力Ｃ１〜Ｃ４に印加され、また制御信号の１つの セットが並列にアドレス入力０５〜Ｃ８に加えられる。この構造によって、いか なるタイプの演算または論理変換も、アドレス入力０１〜Ｃ４に加えられるピッ トに対して実行され得る。各特定の変換はメモリ３０の内容によって特定され、 またリードオンリメモリの特別の場合においては、その内容は電気的接続のセッ トに翻訳される。

構造３１は、入力ワードＩＷのいかなるピットも出力ワードＯＷの他のいかなる ピットにも置換され得るようにするための手段である。したがって構造３１は、 種々のフィールドが接続されまたは分割されるようにする。行なわれるべき各特 定のタイプの置換は、構ｆ［３１内の特定の選択可能な電気的接続を特定するこ とによって標準化される。

次にオペレーションの間に、これらの置換は制御信＠Ｏ８のセットに応答して選 択的に実行される。

構造３２および３３は、装置のテスティングおよびブランチング能りに７レキシ ピリテイを与えるための手段である。特に装置３２はいかなるフィールドをもア ドレス内に水平に翻訳するための手段を与え、また構造３３はいかなるタイプの 演算または論理オペレーションによってもそのアドレスを修正するための手段を 与える。構造３２および３３が実行する各特定のタイプの変換は、メモリの内容 によって選択可能であり、またリードオンリメモリの特別の場合においては、電 気的接続のセットによって実現される。

制御メモリ３４は、構造３０．３１．３２ａよび３３のオペレーションを指示す る命令をストアするために設けられている。これらの命令は、垂直（すなわち１ 個のエンコード化フィールド）であってもよいし、または水平（すなわちいくつ かの従属フィールドを備えている）であってもよい、１つの命令は、１サイクル の閤に実行されるべきオペレーションを特定する。同様に構造４３は、構造４０ ゜４１および４２によって実行されるべきオペレーションを指示する制御メモリ である。

構造４０は、種々の他の「ブラックボックスｊの簡の内部接続経路を標準化する ための手段を与える。たとえば、１サイクルの間に、ＲＡＭ出力は演算論理装置 （ＡＬＵ＞を通り、次にシフターを通りそしてＲＡＭｋ：Ｉｌｌることができる が、次の１サイクルの閤には、入力レジスタ＃１はシフターを通り、次にＡＬＵ を通ってＲＡＭに行くことができる。内部接続経路の各々は、選択可能な電気的 接続のセットによって標準化されている。

好ましい一実施例において、第６因のＡＬＵおよびシフターはまた、第５図にお いて上述されたような「ソフト」構造を備えている。この場合においてＡＬＬＩ は構造３０として構成され、またシフターは構造３１として構成される。

次にこの構成装置は第１図における装置１０ａ〜１０におよび第２図における装 置２０ａ〜２０ｄの機能要求に合うように標準化される。代わりにこれらの装置 は、それらが合体する特定のソフト構造３０，３１．３２．３３および４０にお いて互いに興なって形成されこともできる。たとえば装置１０１〜１０におよび ｉｏａ〜１０Ｑは、それぞれ第５図および第６図に示されるように構成され得る 。

好ましくは各順序論理装置は１つの半導体サブストレート上に構成される。この サブストレートは、任意的に、１つのチップまたは１つのウェーハのいずれかか らなる。しかしいずれの場合においても、上述のすべての７レキシピリテイは、 １つのマスクを単に変更することによって達成される。したがって同一目的の標 準化された順序論理装置および設計、製造および調査における共通性が達成され る。

この点をざらに詳しく調べるために、ここで１７図、第８図および第９図の物理 的にレイアウトされたダイヤグラムを考察する。基本的には、第７図は構造３１ の部分に対する物理的レイアウトを示しており、第８図はメモリ構造の部分に対 する物理的レイアウトを示しており、またＮ９図は構３！ｉ４０の部分に対する 物理的レイアウトを示している。

これらの図面において、すべての点線は半導体サブストレートの表面におけるパ ターン化された拡散であり、すべての水平の実線は表面を覆う絶ｌｌｌ１上にあ るパターン化されたポリシリコンであり、またすべての垂直の実線はボリシリコ ンを覆う他の絶縁層上にあるパターン化された金属である。

これらの回路が実行するすべての機能は、複数の電気的接続５１．５２および５ ３を選択することによって標準化される。またこれらの接続の各々は、金属線と 拡散との間で起こる。したがって、接続が形成されるべきである拡散と金属線と の間の絶縁層内のホールを規定する１つのマスクのみが、論理装置の個性を完全 に着定するために特に設けられることが必要である。

ここで第１０図に移って、第３図および第４図のコードから第７図、第８図およ び第９図の内容への遷移の形成の詳細を説明する。まず最初に、最も頻繁に使用 される命令に対するコードが完成されているとする。すなわち、第３図または第 ４図に類似のチャートが、その実行時間が配列の全性能に腫大な影豐を与える各 命令に対して形成されているとする。

この点で、特定の装置がこれらの命令を実行する場合に実行しなければならない すべての機能は、第１０図の左側の２つの行によって示されるように表にされて いる。同図において、装＠１０ｅによって実行される機能のいくつかが、例とし て表にされている。

次に接続マトリックス４０を通るデータ経路および演算装置１１３０．シフター ３１．メモリ４２およびメモリ４３のオペレーションをリストするために、他の 行が上述の２つの行の右側に与えられる。ここでは考慮されている特定の順序論 理装置（すなわち装置１０８）は、これらのソフト機能構造のすべてを合体して いるとする。

次にそれらの行が満たされて、いかにして特定の機能が装置内のソフト構造によ って実行されるかということが示される。たとえば第１０図の第１行を考慮され たい。それは、接続マトリックス４０にＩＲＩ→Ｍ４２→Ｍ４３→ＣＭというデ ータ経路を形成させることによって、「デコードＯＰ、ＪＩＩＩ能が装置１０ｅ において実行されることを示している。またメモリ４２は、ＯＰコードを入力し かつ各ＯＰコードにつき関連するアドレスを出力することを必要とされる。ざら にメモリ４３は、上の関連アドレスを制御メモリの現在のアドレスＰＡに加算す ることを要求される。

次に任意の制御コードが特定のこれらの機能の各々に対して指定される。

このプロセスは、考察している装置がより頻繁に用いられる命令を実行するため に実行しなければならない各機能ごとに繰返される。さらにたとえば、第２列は いかにしてｐ　ａｒｔｌｔｌｏｎ　Ａｄｄｒａｓｓ対機能が実行されるかという ことを示している。このステップの実行において、マトリックス４０、ＡＵ３０ ．５Ｈ３１，Ｍ４２およびＭ４３に対して前に指定された制御コードは、可能な ときにはいつでも用いられ、一方新しい制御コードが指定される。

このステップに続いて、各ソフト構造に対するすべての興なった制御コードおよ び対応するタスクが表にされる。

次にこれらの表にされたタスクは、ソフト構造における接続のセットによって実 現される。またこの点で、制御メモリ内の現在のピットが特定され得る。

いくつかの場合において、特定のソフト機能構造として表にされる特定化された タスクの数は非常に大きくてもよい。すなわち任意の種々のチップサイズおよび レイアウトの制約、各ソフト機能構造は、ある有限の数の特定化されｌζタスク に限定され得る。もしその数が越えれば、そのときは使用頻度の少ないそれらの 特定化されたタスクは抹消され、また対応するコードフローがコードのシーケン スによって置換される。

使用輌度の少ないすべての命令はまた、同様の方法で実現される。すなわち、よ り強い重み付けされた命令によって命令される特定目的のコードを用いることに よって、それらは実現される。この方法において、パフォーマンスの不利益は最 小である。

次に上のステップのシーケンスが、他の順序論１！！Ｉ置に対して繰返される。

たとえば、第１０図における１列は装置２０ｂに対して加えられるように示され ている。明らかに、このｌｌ１ｌＩにおいてソフト構造が実行しなければならな い特定目的の機能は、装置１０ｅにおいて実行されるものとは全く興なっている 。しかし上述されたように、襞間閣の個性におけるこの全くの相違は、ただ１つ のマスクのみを変更することによって達成される。

この発明の種々の好ましい実施例が詳細に説明されてきた。しかしさらに、多く の変更および修正がこの発明の特徴・および精神から逸脱することなくこれらの 詳細に対してなされ得る。したがって、この発明の詳細な説明に限定されるべき ものではなく添付の請求の範囲によって規定されるべきであることを理解された い。

ｌｌＩ４八図のへＪ 四 怖 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．　いかなる選択可能な命令のセットをも実行するためのディジタルコンピュ ータであって、 順序、論理装置の配列を備え、 前記装置は、 命令をストアするための各制御メモリと、前記命令の選択可能なシーケンスを順 に取出しかつ実行するための手段と、 前記命令に応答して標準化された機能を実行するためのソフト機能構造とを含み 、 前記ソフト機能構造は、前記命令に対する前記構造の特前記装置は、それらの各 制御メモリの内容およびそれらの各接続の選択を除いて実質的に同一であり、前 記装置は、前記セット内の命令を共に実行するそれらの制御メモリからの各命令 シーケンスを実行するようにされているディジタルコンピュータ。 ２、　前記ソフト機能構造は、前記装置を通るデータ経路を選択的に規定するた めの手段を含む、請求の範囲第１項記載のディジタルコンピュータ。 めの手段を含む、請求の範囲第１項記載のディジタルコンピュータ。 ４、　前記ソフト機能構造は、複数の制御メモリアドレス含む１、請求の範囲第 １項記載のディジタルコンピュータ。 ５、　前記順序論理装置は１つの半導体チップ上に一個別にパッケージされる、 請求の範囲第１項記載のディジタルコンピュータ。 ６、　前記順序論理装置は１つの半導体ウェハ上に個別にパッケージされる、請 求の範囲第１墳記載のディジタルコンピュータ。 ７、　前記順序論理装置における前記制御メモリはリード・ライトメモリである 、請求の範囲第１項記載のディジタルコンピュータ。 ８、　前記順序論理装置における前記制御メモリはリードオンリメモリである、 請求の範囲第１項記載のディジタリレコンピュータ。 ９、　前記装置のうちのあるものは、コンディショナルオペレーションを、最初 にそれらのコンディションが存在するかどうかを決定することなく実行するよう にされ、前記装置の他のものは、前記コンディションが存在するかどうかを決定 しかつもしそれらが存在すれば前記ある装置に警告を与えるようにされている、 請求の範囲第１項記載のディジタルコンピュータ。 １０、　前記装置の゛あるものは伝送命令と接続されて前記装置の他のものと並 列に多重化され、 前記多重装置は各命令に応答して、その命令の実行を共に構成するそれらの各制 御メモリ内の別の命令のシーケンスを取°出しかつ実行する、請求の範囲第１項 記載のディジタルコンピュータ。 １１、　前記装置は直列に内部接続され、かつ直列形式に各命令のそれぞれの部 分を実行するようにされている、請求の範囲第１項記載のディジタルコンピュー タ。 １２、　各モデルが興なった命令のセットを実行するようにされている複数のデ ィジタルコンピュータモデルに用いるためのディジタルコンピュータであって、 −少なくとも２つの入力・出力インターフェイスを含む順序論理装置と、 命令をストアするための制御メモリと、前記命令の選択可能なシーケンスを順に 取出しかつ実行するための手段と、 前記命令に応答して標準化された機能を実行するためのソフト機能構造とを備え 、 前記装置の多重化されたものは、配列内で内部接続されて、互いにかつ前記入力 ・出力インターフェイスと選択的に接続される多重バスを通じてメモリと通信し 、前記ソフト機能構造は、それらの各命令に対する各装置における構造の特定の 機能的応答を標準化する複数の選択可能な電気的接続を含むディジタルコンピュ ータ。 １３、　前記ソフト機能構造は、前記装置を通るデータ経路を選択的に規定する ための手段を含む、請求の範囲第１２項記載のディジタルコンピュータ。 １４１．前記ソフト機能構造は、複数のデータワードの対応するビットに選択可 能な演算および論理変換を実行するための手段を含む、請求の範囲第１２璃記載 のディジタルコンピュータ。 １５、　前記ソフト機能構造は、複数の制御メモリアドレスに選択可能な演算お よび論理変換を実行するための手段を含む、請求の範囲第１２項記載のディジタ ルコンピュータ。 １６、　前記順序論理装置は１つの半導体チップ上に個別にパッケージされる、 請求の範囲第１２項記載のディジタルコンピュータ。 １７、　前記順序論理装置は１つの半導体ウェハ上に一゛別にパッケージされる 、請求の範囲第１２項記載のディジタルコンピュータ。 １８、　前記順序部Ｉｌ装置における前記制御メモリはリード・ライトメモリで ある、請求の範囲第１２項記載のディジタルコンピュータ。 １９、　前記隅序論Ｉ！装置における前記制御メモリはり一ドオンリメモリであ る、請求の範囲第１２項記載のディジタルコンピュータ。 ２０、　前記装置のあるものはフンディショナルオベレーションをそれらのコン ディションが存在するかどうかを最初に決定することなく実行するようにされ、 前記装置の他のものは前記コンディションが存在するかどうか１．を決定しかつ それらが存在すれば前記ある装置に警告を与えるようにされている、請求の範囲 第１２項記載のディジタルコンピュータ。 ２１、　前記装置のあるものは伝送命令と接続されて、並列に前記装置の他のも のと多重化され、前記多重装置は、各命令に応答して、その命令の実行を共に構 成す−るそれらの各制御メモリ内の異なった命令のシーケンスを取出しかつ実行 する、請求の範Ｉｌ！第１２項記載の、ディジタルコンピュータ。 ２２、　前記ＩＩｉ＠は直列に内部接続され、かつ直列形式に各命令のそれぞれ の部分を実行するようにされている、請求の範囲第１２項記載のディジタルコン ピュータ。 ２３、　いかなる選択可能な命令のセットをも実行するためのディジタルコンピ ュータであって、複数の順序論理装置を備え、 各装置は、 命令をストアするための制御メモリと、前記命令の選択可能なシーケンスを順に 取出しかつ実行するための手段と、 前記命令に応答して標準化された機能を実行するためのソフト機能構造とを含み 、 前記ソフト機能構造は、複数のデータワードの対応するビットに選択可能な演算 および論理変換を実イテするためのメモリ手段を含むディジタルコンピュータ。