JPS60218133A - High-speed arithmetic circuit - Google Patents
High-speed arithmetic circuitInfo
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- JPS60218133A JPS60218133A JP59073961A JP7396184A JPS60218133A JP S60218133 A JPS60218133 A JP S60218133A JP 59073961 A JP59073961 A JP 59073961A JP 7396184 A JP7396184 A JP 7396184A JP S60218133 A JPS60218133 A JP S60218133A
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- circuit
- minimum value
- decoding
- encoding
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、量子化された数値演算を行う高速演算回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a high-speed calculation circuit that performs quantized numerical calculations.
従来、デジタル的に各種の演算を行う場合、数値を２進
符号化して演算するようにしている。このため、演算素
子数は少なくて済むが、演算の並列化が十分に行えず、
高速化をはかることば回能であった。BACKGROUND ART Conventionally, when various calculations are performed digitally, numerical values are encoded in binary form. For this reason, although the number of calculation elements can be reduced, it is not possible to parallelize the calculations sufficiently.
The word for speeding up was speed.
本発明の目的は、演算の並列化をはかり、各種の演算を
高速に行い得る高速演算回路を提供することにある。An object of the present invention is to provide a high-speed arithmetic circuit that can parallelize operations and perform various operations at high speed.
本発明の骨子は、最近の集積回路技術の進歩を有効利用
し、多数の演算素子を並列に使用することにより、高速
演算を実現することにある。The gist of the present invention is to realize high-speed calculation by effectively utilizing recent advances in integrated circuit technology and using a large number of calculation elements in parallel.
即ち本発明は、量子化された数値の演算を行う演算回路
において、２進数や１０進数等として入力された値をデ
コードする手段と、上記デコードされた値により所定の
演算を行う手段と、上記演算された演算結果をエンコー
ドする手段とを設けるようにしたものである。That is, the present invention provides, in an arithmetic circuit that performs arithmetic operations on quantized numerical values, means for decoding a value inputted as a binary number, decimal number, etc., means for performing a predetermined operation using the decoded value, and the above-mentioned method. A means for encoding the result of the calculation is provided.
本発明によれば、デコードされたピッ］・毎に並列演算
を行っているので、高速演舞を実現することができる。According to the present invention, since parallel calculations are performed for each decoded pip, high-speed performances can be realized.
特に、多数の入力値の最小値や最大値をめる等、複雑な
演算程高速化の効果が大きくなる。なお、デコードした
信号に基づいて演算を行うことから素子数は多くなるが
、素子数増加は最近の集積回路技術の進歩から殆ど問題
とならないのである。In particular, the more complex the operation is, such as finding the minimum or maximum value of a large number of input values, the greater the effect of speeding up the operation. Note that the number of elements increases because calculations are performed based on decoded signals, but the increase in the number of elements hardly poses a problem due to recent advances in integrated circuit technology.
以下、本発明の詳細を図示の実施例によって説明する。 Hereinafter, details of the present invention will be explained with reference to illustrated embodiments.
第１図は本発明の一実施例に係わる高速演算回路（最小
値演算回路）の概略を示す回路構成図である。図中１更
（１１，１２，１３，１４）はデコード回路であり、こ
のデコード回路玉止は４つの入力１直ＩＮＩ〜ＩＮ４を
７ビツトの信号にそれぞれデコードするものである。ま
た、デコード回路１止は、例えば第２図に示す如く４つ
のＯＲゲ−１−１５ａ、 〜、１５ｄ及び４つのＡＮＤ
ゲート１６ａ、〜、１６ｄからなるもので、次頁衣に示
す如く入力値と同じ数だけのビットが１゛′となるよう
にデコードを行う。FIG. 1 is a circuit diagram schematically showing a high-speed calculation circuit (minimum value calculation circuit) according to an embodiment of the present invention. In the figure, the first row (11, 12, 13, 14) is a decoding circuit, and this decoding circuit decoder decodes the four inputs INI to IN4 into 7-bit signals, respectively. Further, the decoding circuit 1 includes, for example, four OR games 1-15a to 15d and four AND gates as shown in FIG.
It consists of gates 16a, .
３−
デコード回路ユの各出力信号は最小値検出回路ＩＱ−に
供給される。最小値検出回路ユは７つのＡＮＤゲー１〜
２１．〜２７を並列に配列してなるもので、この１段の
ＡＮＤゲー１−２１、〜２７だけで最小値がまる。前記
４つの入力値ＩＮ１〜ｒＮ４が、例えば前記衣のような
場合、最小値検出回路１更の出力は０１と０２のみが１
°′で、他は“Ｏ′′となる。最小値検出回路２０の出
力はエンコード回路３０に供給される。エンコード回路
３０は、例えば第３図に示す如く４つのＡＮＤゲー１−
３１ ａ、 〜、３１ ｄ、４つのインバータ３２ａ、
〜、３２ｄ及び２つのＯＲゲート３３ａ。3- Each output signal of the decoding circuit I is supplied to the minimum value detection circuit IQ-. The minimum value detection circuit consists of 7 AND games 1~
21. .about.27 are arranged in parallel, and the minimum value can be calculated only by this one-stage AND game 1-21 and .about.27. If the four input values IN1 to rN4 are, for example, like the clothes, the output of the minimum value detection circuit 1 is only 01 and 02.
°' and the others are "O". The output of the minimum value detection circuit 20 is supplied to the encoder circuit 30. The encoder circuit 30 consists of, for example, four AND gates 1-1 as shown in FIG.
31a, ~, 31d, four inverters 32a,
~, 32d and two OR gates 33a.
３３ｂからなるもので、上記入力した信号を２進数に］
−ド化して出力する。33b, converts the input signal above into a binary number]
- output as a code.
このような構成であれば、デコード回路上広に入力した
４つの２進数信号からその最小値を演算することができ
る。そしてこの場合、最小値演算回路拉を１段のＡＮＤ
ゲート２１．〜．２７の並列配置で構成できるので、演
算処理に要する時間を大幅に短縮することができる。With such a configuration, it is possible to calculate the minimum value from four binary signals widely input to the decoding circuit. In this case, the minimum value calculation circuit is a one-stage AND
Gate 21. ~． Since it can be configured with 27 parallel arrangements, the time required for arithmetic processing can be significantly shortened.
５−
−４〜
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記デコード回路の個数は４つに限るもの
ではなく、入力する信号の数に応じて適宜さだめればよ
い。さらに、デコード回路、最小値検出回路及びエンコ
ード回路等の具体的構成は、仕様に応じて適宜変更可能
である。また、最小値の演算に限らず、最大値の演算に
も適用できるのは、勿論のことである。また、前記実施
例のようにデコードされた２つの値のビット毎の排他的
論理和を取ることにより、差の絶対値の数だけ１″の数
が並ぶデータが得られる。そして、第４図に示す如＜ｍ
１ｌｌｉｌずつ離れたビットの論理積を取った後で、論
理和を取ることにより、差の絶対値が（ｍ−１−１＞以
上かどうかを高速に判定することが可能である。なお、
第４図の例ではｍ−２で、また図中４１８．〜．４１ｅ
はＡＮＤゲート、４２はＯＲゲートを示している。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。5--4~ Note that the present invention is not limited to the embodiments described above. For example, the number of decoding circuits is not limited to four, and may be increased as appropriate depending on the number of input signals. Furthermore, the specific configurations of the decoding circuit, minimum value detection circuit, encoding circuit, etc. can be changed as appropriate according to specifications. Furthermore, it goes without saying that the present invention can be applied not only to the calculation of the minimum value but also to the calculation of the maximum value. Furthermore, by taking the bitwise exclusive OR of the two decoded values as in the above embodiment, data in which the number of 1''s is lined up as many as the absolute value of the difference can be obtained. As shown in <m
By taking the logical product of bits separated by 1 lil and then taking the logical sum, it is possible to quickly determine whether the absolute value of the difference is greater than or equal to (m-1-1>.
In the example of FIG. 4, it is m-2, and 418. ~． 41e
indicates an AND gate, and 42 indicates an OR gate. In addition, various modifications can be made without departing from the gist of the present invention.
６−
第１図は本発明の一実施例に係わる最小値演算回路の概
略構成を示す回路構成図、第２図は上記回路に使用した
デコード回路の具体的構成を示す回路構成図、第３図は
上記装置に使用したエンコード回路の具体的構成を示す
回路構成図、第４図は変形例を説明するためのもので差
の絶対値判定回路の具体的構成を示す回路構成図である
。
１凱、１１．１２，１３．１４・・・デコード回路、１
５ａ、 〜、１５ｄ、３３ａ、３３ｂ、４２・・・ＯＲ
ゲート、１６ａ、 〜、１６ｄ、２１．〜。
２７．３１ａ、 〜３１ｄ、４１ａ、 〜４１ｅ・・・
ＡＮＤゲーｈ、２０・・・最小値検出回路、３０ ・・
・エンコード回路、３２ａ、 〜、３２ｃ０出願人代理
人 弁理士 鈴江武彦
７−
（２つのデ゛コー）追ゆ祠りぞ的鼾ン理才ｐ）−９１１
−6- FIG. 1 is a circuit configuration diagram showing a schematic configuration of a minimum value calculation circuit according to an embodiment of the present invention, FIG. 2 is a circuit configuration diagram showing a specific configuration of a decoding circuit used in the above circuit, and FIG. This figure is a circuit configuration diagram showing a specific configuration of the encoding circuit used in the above device, and FIG. 4 is a circuit configuration diagram showing a specific configuration of an absolute value determination circuit for explaining a modification example. 1 Kai, 11.12, 13.14...Decoding circuit, 1
5a, ~, 15d, 33a, 33b, 42...OR
Gates, 16a, -, 16d, 21. ~. 27.31a, ~31d, 41a, ~41e...
AND game h, 20...minimum value detection circuit, 30...
・Encoding circuit, 32a, ~, 32c0 Applicant's agent Patent attorney Takehiko Suzue 7- (Two decos) A snoring logician p) -911
−
Claims (2)
ドされた値により所定の演算を行う手段と、上記演算さ
れた演算結果をエンコードする手段とを具備してなるこ
とを特徴とする高速演算回路。(1) A high-speed operation characterized by comprising means for decoding an input value, means for performing a predetermined operation using the decoded value, and means for encoding the result of the operation. circuit.
ットが“１”となるようデコードするものであることを
特徴とする特許請求の範囲第１項記載の高速演算回路。(2) The high-speed arithmetic circuit according to claim 1, wherein the decoding means decodes so that the same number of pits as the input value become "1".
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073961A JPS60218133A (en) | 1984-04-13 | 1984-04-13 | High-speed arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59073961A JPS60218133A (en) | 1984-04-13 | 1984-04-13 | High-speed arithmetic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60218133A true JPS60218133A (en) | 1985-10-31 |
Family
ID=13533180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59073961A Pending JPS60218133A (en) | 1984-04-13 | 1984-04-13 | High-speed arithmetic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60218133A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0202023A2 (en) * | 1985-04-16 | 1986-11-20 | Kawasaki Steel Corporation | Support device for moving metal strip |
-
1984
- 1984-04-13 JP JP59073961A patent/JPS60218133A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0202023A2 (en) * | 1985-04-16 | 1986-11-20 | Kawasaki Steel Corporation | Support device for moving metal strip |
| EP0202023A3 (en) * | 1985-04-16 | 1987-10-07 | Kawasaki Steel Corporation | Support device for moving metal strip |
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