JPS60212023A - Hysteresis comparator - Google Patents
Hysteresis comparatorInfo
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- JPS60212023A JPS60212023A JP59067390A JP6739084A JPS60212023A JP S60212023 A JPS60212023 A JP S60212023A JP 59067390 A JP59067390 A JP 59067390A JP 6739084 A JP6739084 A JP 6739084A JP S60212023 A JPS60212023 A JP S60212023A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ヒステリシス特性をもったヒステリシスコン
パレータに関するものである。更に詳しく鉱、本発明は
素子点数が少なく、従って構成が簡単でＩＣ化するのに
好適なヒステリシスコンパレータに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical field to which the invention pertains] The present invention relates to a hysteresis comparator having hysteresis characteristics. More specifically, the present invention relates to a hysteresis comparator that has a small number of elements, has a simple configuration, and is suitable for integration into an IC.
第１図（ａ）は、従来のヒステリシスコンパレータの一
例を示す接続図、第１図（ｂ）はこのコンパレータによ
って実現されるヒステリシス特性の線図である。FIG. 1(a) is a connection diagram showing an example of a conventional hysteresis comparator, and FIG. 1(b) is a diagram of hysteresis characteristics realized by this comparator.
このコンパレータは、電源端子１、コモン端子２、比較
すべき２つの入力信号が印加される入力端子６，４．出
力端子５を有しておシ、トランジスタＱ１〜Ｑ、及びダ
イオードＤ１よ構成る差動増巾器と、ダイオードＤｌ、
’Ｄａ、）ランリスタＱ？、Ｑ・よ構成る２組のカレン
トはラー回路及び出力トランジスタＱ、及び定電流回路
工、〜工、で構成されている。This comparator consists of a power supply terminal 1, a common terminal 2, and input terminals 6, 4 . . . to which two input signals to be compared are applied. A differential amplifier having an output terminal 5 and consisting of transistors Q1 to Q and a diode D1;
'Da,) Runlista Q? , Q. The two sets of currents are composed of a negative circuit, an output transistor Q, and a constant current circuit.
同図（ｂ）に示す線図において、横軸に端子３の電位ｖ
１を取ｊｊｔ 、Ｖ、が端子４の電位と等しくなる点を
ｖ４としている。また、縦軸には、出力トランジスタＱ
８のオン、オフ状態をとっている。In the diagram shown in Figure (b), the horizontal axis represents the potential v of terminal 3.
1, the point where jjt and V become equal to the potential of terminal 4 is defined as v4. Also, the vertical axis shows the output transistor Q
It has 8 on and off states.
入力端子６の電位ｖ３が、入力端子４の電位ｖ４より低
い電位の時、出力端子５（出力トランジスタＱｓ ）が
オフ状態となシ、また、ｖ３がｖ４よシ高くなると、Ｂ
点へ移シ、出力端子５がオン状態になる。When the potential v3 of the input terminal 6 is lower than the potential v4 of the input terminal 4, the output terminal 5 (output transistor Qs) is in the OFF state, and when v3 becomes higher than v4, B
The output terminal 5 is turned on.
同図（ａ）において、抵抗Ｒ２には、カレントミラー回
路によって、定電流源工２ ＋ Ｉ３からの定電流１２
＊１３が流れており、トランジスタＱ３のペース電位Ｖ
Ｂ、３は、（１）式の通シとなる。In the same figure (a), a constant current 12 from a constant current source 2 + I3 is applied to a resistor R2 by a current mirror circuit.
*13 is flowing, and the pace potential V of transistor Q3
B, 3 is a convergence of equation (1).
ｖ、、３＝ Ｖ、 ＋ＶＢｌ、４＋Ｒ，（１，十ｉ、
＞−（ｉ）ただしＶ□、４はトランジスタＱ４のペース
・エミッタ間電圧
一方、トランジスタＱ２のペース電位ｖａＱ２は、（２
）式の通シとなる。v,, 3=V, +VBl, 4+R, (1, 10i,
>-(i) However, V□, 4 is the pace-emitter voltage of transistor Q4, while the pace potential vaQ2 of transistor Q2 is (2
) is the formula.
ｖ、Ｑ！＝ｖ３＋ｖ□９□十Ｒ１１４・・曲（２）ただ
しＶ□Ｑ１はトランジスタＱ１のペース・エミッタ間電
圧
１４は定電流源Ｉ４からの定電流
ｖ３がｖ４の電位よシ高くな、！ｔ、（ｂ）のＢ点へ移
ると、トランジスタＱ８がオン状態となる。このことは
、通常のコンパレータと同様に（１）式、（２）式よυ
、ｖ＝ｖ！ｌ、２となった点で、トランジスタＱ８がＱ
３
オフからオン状態に変化する。v.Q! =v3+v□9□0R114...Song (2) However, V□Q1 is the pace-emitter voltage 14 of transistor Q1, and the constant current v3 from constant current source I4 is higher than the potential of v4! When moving to point B at t, (b), transistor Q8 is turned on. This means that υ
, v=v! At the point where the transistor Q8 becomes Q
3 Changes from off to on state.
との時第１図（ｂ） において、ヒステリシス巾２は、
（１） 、 （２）式よｌ：＞ ＶＲｏ、 ＝ ｖ、Ｑ
、 ｏ条件を用い、Ｖａ Ｖａ ＝ Ｖａｇｑ４＋ Ｒ
ｇ （ｈ ＋ ｉｓ ） ＶｌｚｑｌＲｌ Ｉ４・・・
・・・ （３）
となる。（３）式において、ｖ□Ｑ４＝ｖＩＩＩＱｌト
スルト、Ｖ３ Ｖ４ ： Ｒｔ （ｉｓ ＋ｉｎ ）
Ｒ１Ｉ４ ・・・・” （４）となシ、ヒステリシス巾
２は、抵抗Ｒ１＋ Ｒ２及び定電流源Ｉ２．ｌｌｌｌＩ
４の定電流ｌ鵞＊ １３ ＊ １４によシ決定される。In Fig. 1(b), the hysteresis width 2 is
(1), (2) Formula l:> VRo, = v, Q
, using the o condition, Va Va = Vagq4+ R
g (h + is) VlzqlRl I4...
... (3) becomes. In formula (3), v□Q4=vIIIQltosult, V3 V4: Rt (is +in)
R1I4..." (4) The hysteresis width 2 is the resistance R1+R2 and the constant current source I2.llllI
It is determined by the constant current of 4 * 13 * 14.
同様に、ｖ３が再びｖ４よシ低い電位にな、９、（ｂ）
のＢ点へ移る時、トランジスタＱ８がオン状態からオフ
状態になる時（この状態ではトランジスタＱ６もオンで
、定電流１３は抵抗Ｒ２に流れない）は、ｖｊｌＱ３
” ＩＩＱ２は（５） 、 （６）式の通シとなる。Similarly, v3 is again at a lower potential than v4, 9, (b)
When moving to point B, when the transistor Q8 changes from the on state to the off state (in this state, the transistor Q6 is also on and the constant current 13 does not flow through the resistor R2), vjlQ3
” IIQ2 is a combination of equations (5) and (6).
Ｖ、Ｑｓ＝ Ｖ４． ＋ Ｖ北ｑ４＋ ａｔ １． ・
・・・・−（５）Ｖ ＝Ｖ３ ＋Ｖ□ｑ１＋ Ｒｇ ｍ
１４ ””” （６）ｃｔ２
（５） 、 （６）式よシヒステリシス巾１は、ｖ、Ｑ
３＝ｖ、Ｑ！の条件を用い、
ｖ４−ｖ３ ＝ｖＩＩＱ １＋Ｒ１１４−ｖＩｌｌＩＱ
４ ｋ ’２ ””（７）となシ、Ｖ□Ｑ１＝ｖ工。４
とすると、（７）式は（８）式の通シとなる。V, Qs=V4. + V north q4+ at 1.・
...-(5) V = V3 +V□q1+ Rg m
14 """ (6) ct2 (5) , According to formula (6), the hysteresis width 1 is v, Q
3=v,Q! Using the conditions, v4-v3 = vIIQ 1+R114-vIllIQ
4 k '2 ``'' (7) and Nasi, V□Q1=v Engineering. 4
Then, equation (7) becomes a consummation of equation (8).
Ｖ４− Ｖａ ＝ Ｒｔ ｉｎ ｕｓ ｈ −” （８
）従って、ヒステリシス巾１は、抵抗Ｒ１＊ Ｒｇ 、
定電流１２’＋ １４によシ決定される。V4- Va = Rt in us h-” (8
) Therefore, the hysteresis width 1 is the resistance R1*Rg,
It is determined by constant current 12'+14.
よって、この回路全体でのヒステリシス巾は、ヒステリ
シス巾１とヒステリシス巾２の合計、すなわち、（３）
式及び（４）式から、（９）式で表わされる。Therefore, the hysteresis width of this entire circuit is the sum of hysteresis width 1 and hysteresis width 2, that is, (3)
From the equation and equation (4), it is expressed by equation (9).
ヒステリシス巾１＋ヒステリシス巾２ ＝ Ｒ２・Ｉ３
・・・（９１この様な回路構成の従来例においては、
（９）式で表わされるヒステリシス巾をもったヒステリ
シス特性を得るのに、抵抗２本、カレントミラー回路２
組、ヒステリシス巾決定のための電流源３個、電流１３
を制御するためのトランジスタＱ６が必要で、回路を構
成するための素子点数が多くなシ、構成が複雑であった
。Hysteresis width 1 + hysteresis width 2 = R2・I3
...(91) In the conventional example of such a circuit configuration,
To obtain the hysteresis characteristic with the hysteresis width expressed by equation (9), two resistors and two current mirror circuits are required.
set, 3 current sources for determining hysteresis width, 13 currents
The transistor Q6 was required to control the circuit, and the number of elements required to construct the circuit was large, resulting in a complicated configuration.
本発明は、この様な従来回路における欠点を解決するた
めになさ五たもので、素子点数が少なく、構成の簡単な
ヒステリシスコンパレータを実現しようとするものであ
る。The present invention has been made to solve these drawbacks of conventional circuits, and aims to realize a hysteresis comparator with a small number of elements and a simple configuration.
〔本発明の概要〕
本発明に係る回路は、ヒステリシス巾を決めるための回
路を、電源端子とコモン端子間に互いに直列接続した第
１の定電流源、ダイオード、第２の定電流源、及び第１
の定電流源とダイオードとの接続点とコモン端子間に接
続したトランジスタ、及びダイオードと第２の定電流源
の接続点と入力端子間に接続した抵抗とで構成したもの
である。[Summary of the present invention] A circuit according to the present invention includes a circuit for determining a hysteresis width, which includes a first constant current source, a diode, a second constant current source, and a diode connected in series with each other between a power supply terminal and a common terminal. 1st
A transistor is connected between the connection point between the second constant current source and the diode and a common terminal, and a resistor is connected between the connection point between the diode and the second constant current source and the input terminal.
第２図（ａ）は本発明に係るヒステリシスコンパレータ
の一例を示す接続図、第２図（ｂ）はこのコンパレータ
によって実現されるヒステリシス特性の線図である。FIG. 2(a) is a connection diagram showing an example of a hysteresis comparator according to the present invention, and FIG. 2(b) is a diagram of hysteresis characteristics realized by this comparator.
この図において、１は電源Ｅ、が接続される電源端子、
２はコモン端子、３は比較すべき一方の入力信号Ｅ、が
印加される入力端子、４は他方の入力信号Ｅ１が印加さ
れる入力端子、５は比較結果が出力される出力端子であ
る。In this figure, 1 is a power supply terminal to which a power supply E is connected;
2 is a common terminal, 3 is an input terminal to which one input signal E to be compared is applied, 4 is an input terminal to which the other input signal E1 is applied, and 5 is an output terminal to which the comparison result is output.
トランジスタＱ！ｔ −Ｑｔｓは差動増巾器を構成し、
電流源１１２ ＃ １１３ ）ランジスタＱ皇４、ダイ
オードＩ）ｔｔ及び抵抗Ｒがヒステリシス巾を決定する
ための回路を構成している。このヒステリシス巾決定の
ための回路において、定電流源■１３、ダイオードＩ）
ｉｉ及び定電流源１１２ は、互いに直列に接続され電
源端子１とコモン端子２間に接続されている。Transistor Q! t-Qts constitutes a differential amplifier;
Current source 112 #113) Transistor Q4, diode I)tt, and resistor R constitute a circuit for determining the hysteresis width. In this circuit for determining the hysteresis width, constant current source 13, diode I)
ii and the constant current source 112 are connected in series with each other and between the power supply terminal 1 and the common terminal 2.
また、トランジスタＱ１４のコレクタは定電流源ｆｉ１
１とダイオードＤｌｌ の接続点に、エミッタはコモン
端子２に、ペースは差動増巾器の出力端に相当するトラ
ンジスタＱ１３のコレクタ及び出力トランジスタＱ１ｇ
のペースにそれぞれ接続されている。In addition, the collector of the transistor Q14 is connected to the constant current source fi1.
1 and the diode Dll, the emitter is connected to the common terminal 2, the pace is connected to the collector of the transistor Q13 corresponding to the output terminal of the differential amplifier, and the output transistor Q1g.
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ダイオード０口と、定電流源■１２の接続点は、抵抗Ｒ
を介して一方の入力端子４に接続されるとともに、差動
増巾器を構成している一方のトランジスタＱ１ｇのペー
スに接続されている。The connection point between diode 0 and constant current source ■12 is resistor R.
It is connected to one input terminal 4 via the transistor Q1g, and is also connected to the pace of one of the transistors Q1g constituting the differential amplifier.
この様な接続において、端子６に印加される入力信号Ｅ
２が、端子４に印加される入力信号（基準電圧） Ｅｌ
よシ低いＡ点（第２図（ｂ）参照）にある時。In such a connection, the input signal E applied to terminal 6
2 is the input signal (reference voltage) applied to terminal 4 El
When it is at a very low point A (see Figure 2 (b)).
出力トランジスタＱｘｓはオフ状態となっている。との
時、トランジスタＱ１４もオフ状態であって、定電流源
１１３からの定電流電は、ダイオードＤｌｌを経て、抵
抗Ｒ側と定電流源１１！側に分流する。それ故に、トラ
ンジスタＱ１２のペース電位ｖ８Ｑｌｌｌは、６１式の
通りとなる。Output transistor Qxs is in an off state. When , the transistor Q14 is also in an off state, and the constant current from the constant current source 113 passes through the diode Dll to the resistor R side and the constant current source 11! Divert to the side. Therefore, the pace potential v8Qlll of the transistor Q12 is as shown in equation 61.
Ｖ ＝Ｅ１ ＋ Ｒ（ｉｔｓ ＝ ｂ２） ” α１”
Ｑｌｍ
入力信号Ｅ２がＡ点より、基準電圧Ｅ１と同じになる点
を経て更に高い電圧Ｂ点へ移る時、出力トランジスタＱ
、ｓは、オフ状態からオン状態に変化する。この変化点
のＲ２の電圧とＥｌの電圧差がヒステリシス巾２となる
。この様な変化は、トランジスタＱ１□とＱ□のベース
電位ＶＩＩＱ、１＋ＶＢｑ□２が等しくなった時生じる
。V = E1 + R (its = b2) ”α1”
Qlm When the input signal E2 moves from point A to a point where it becomes the same as the reference voltage E1 and then to a higher voltage point B, the output transistor Q
, s change from an off state to an on state. The difference between the voltage of R2 and El at this point of change becomes the hysteresis width 2. Such a change occurs when the base potentials VIIQ, 1+VBq□2 of transistors Q1□ and Q□ become equal.
トランジスタＱｌｌのｖＩｌ’ａｔｔは、入力端子３に
印加される入力信号Ｅ３に等しく、（１υ式で表わされ
るＯ
ｖ＝ｇ＊ ・・・・・・ αυ
１Ｑ１１
０１式、０１）式から、ｖ ＝ｖ の条件を用いる”Ｑ
ｌｌ １ｌＱ１２
と６４式が得られる。vIl'att of the transistor Qll is equal to the input signal E3 applied to the input terminal 3, and from the equation (O v=g* expressed by the 1υ equation, αυ 1Q11 01 equation, 01), v = “Q” using the condition of v
ll 1lQ12 and formula 64 are obtained.
Ｒ２−Ｅｌ ＝ Ｒ（Ｉ１３−５２ ） ・・・・・・
（１カよって、ヒステリシス巾２の値は、（１の式から
明らかなように、抵抗Ｒと電流ｉ１ａ ＊ ｉｎ の差
（ｉｌａ−ｉｔ□）の積になる。R2-El=R(I13-52)...
(1) Therefore, the value of the hysteresis width 2 is the product of the resistance R and the difference (ila-it□) between the resistance R and the current i1a*in, as is clear from the equation (1).
出力トランジスタＱ１Ｂがオン状態に変化すると、トラ
ンジスタＱ１４もオンとなり、これによシ定電流源１１
３からの電流１１３は、トランジスタＱ１４側に流れ、
ダイオードＤｌｌ側へは流れなくなる。また、トランジ
スタＱ１ａがオンすることによシ、ダイオードＤ１１は
逆バイアスされるため、オフ状態となυ、ダイオードＤ
ｌｌのカソード側の電位、すなわち、トランジスタＱ１
２のベース電位ｖＢＱ１．は、６１式で示される値から
更に低い、＋１３ｊ式で示される電位ＶＢＱ□２Ｉに変
化する。When the output transistor Q1B turns on, the transistor Q14 also turns on, which causes the constant current source 11 to turn on.
The current 113 from 3 flows to the transistor Q14 side,
The current no longer flows to the diode Dll side. Also, since the diode D11 is reverse biased by turning on the transistor Q1a, it is in the off state υ, and the diode D11 is reverse biased.
The potential on the cathode side of ll, that is, the potential of the transistor Q1
2 base potential vBQ1. changes from the value shown by equation 61 to a lower potential VBQ□2I shown by equation +13j.
Ｖ ’ ＝ Ｅｔ Ｒ１ｔ２−” Ｑ３Ｑ１２
この状態から、再び入力信号Ｅ２がＡ点に向けて低くな
ると、トランジスタＱＣｓがオンからオフに変化する。V' = Et R1t2-'' Q3Q12 From this state, when the input signal E2 decreases again toward point A, the transistor QCs changes from on to off.
この変化する点のＥｌとＲ２の差がヒ 。The difference between El and R2 at this point of change is Hi.
ステリシス巾１となる。このヒステリシス巾１は、測成
、（１３１式から、ｖ＝ｖ’ の条件を用いるＩＩＱｌ
ｌ ”Ｑｌｍ
と、（」４式の通りとなる。The steresis width is 1. This hysteresis width 1 can be measured by IIQl using the condition v=v' from equation 131.
l"Qlm, (" is as shown in equation 4.
Ｅｌ−Ｅ２＝Ｒ１１２・・・・・・■
これよシ、回路全体のヒステリシス巾は、α４式、０４
）式から、
ヒステリシス巾１＋ヒステリシス巾２ ＝ Ｒ（ｉｓｓ
−１１２）十Ｒｉｌｌ ＝Ｒ１１３”＝ Ｑ！９
となシ、抵抗Ｒと定電流ｉｔｓの積で決定され、第１図
従来回路と同様の特性を得ることができる。El-E2=R112...■ This is it, the hysteresis width of the entire circuit is α4 formula, 04
) formula, hysteresis width 1 + hysteresis width 2 = R(iss
-112) 10Rill=R113''=Q!9 It is determined by the product of the resistance R and the constant current its, and the same characteristics as the conventional circuit shown in FIG. 1 can be obtained.
特に無調整のヒステリシスコンバレータラＩｃで構成す
る場合、従来回路によるとヒステリシス巾に大きく影響
を与える素子はトランジスタ等で構成する定電流源Ｉ！
＃ Ｉ３ ＋ Ｉ４ ＊抵抗Ｒ１＊ Ｒ２の５素子であ
るのに比べ、本発明による回路では′定電流源１１２＊
Ｉｌｍ 、抵抗Ｒの３素子であシ、ヒステリシス巾に
大きな影響を与える素子が少ない為歩留シが向上する。In particular, when configured with an unadjusted hysteresis converter Ic, according to conventional circuits, the element that greatly affects the hysteresis width is a constant current source I! composed of transistors, etc.
# I3 + I4 * Resistor R1 * Compared to the five elements of R2, the circuit according to the present invention has 'constant current source 112 *
Since there are only three elements, Ilm and resistance R, there are fewer elements that greatly affect the hysteresis width, so the yield is improved.
第６図は、本発明に係る回路の他の接続図である。この
実施例では、差動増巾器をＮＰＮ型トランリスタＱｚｔ
＋ （ｈｔで構成したもので、他の構成は第２図（ａ
）のものと大きく変らない。つまシ、第２図（ａ）のダ
イオードＤ１２はダイオード接続されたトランジスタＱ
２４に対応し、同図（ａ）のトランジスタＱ１３はトラ
ンジスタＱ２３・Ｑ２３′に対応するＯそして、トラン
ジスタＱ−３′のコレクタはトランジスタＱ１４のベー
スに接続され、トランジスタＱｓｓを介して出力が得ら
れる。なお、第２図（ａ）及び第６図の回路はいずれも
ＩＣ化が可能であることはいうまでもない。FIG. 6 is another connection diagram of the circuit according to the present invention. In this embodiment, the differential amplifier is an NPN transistor Qzt.
+ (ht); other configurations are shown in Figure 2 (a
) is not significantly different from that of The diode D12 in Fig. 2(a) is a diode-connected transistor Q.
24, the transistor Q13 in the same figure (a) corresponds to the transistors Q23 and Q23'.The collector of the transistor Q-3' is connected to the base of the transistor Q14, and the output is obtained via the transistor Qss. . It goes without saying that both the circuits shown in FIG. 2(a) and FIG. 6 can be integrated into an IC.
以上説明したように、本発明によれば、従来回路に比べ
て、カレントミラー回路を不要とするとともに、定電流
源の数やトランジスタ等を減らすことができ、従って素
子点数が少なく構成の簡単なヒステリシスコンパレータ
が実現できる。本発明の回路は、素子点数が少ないこと
から、ＩＣ化する場合、ＩＣの面積の縮少化、歩留りの
向上、コストの低減という効果が期待できるので、ＩＣ
化する場合に特に有効である。As explained above, according to the present invention, compared to conventional circuits, it is possible to eliminate the need for a current mirror circuit, reduce the number of constant current sources, reduce the number of transistors, etc., and thus reduce the number of elements and simplify the configuration. A hysteresis comparator can be realized. Since the circuit of the present invention has a small number of elements, when integrated into an IC, it can be expected to reduce the area of the IC, improve yield, and reduce costs.
This is particularly effective when
第１図は従来回路の接続図及び特性線図、第２図は本発
明に係る回路の接続図及び特性線図、第３図線本発明の
他の実施例を示す接続図である。
１・・・電源端子、２・・・コモン端子、６．４・・・
入力端子、５・・・出力端子、Ｑｌｌ〜Ｑｌ！ｌ ・・
・トランジスタ、Ｉｌｌ〜Ｉ１ｍ ・・・定電流源、Ｄ
Ｉビ・・ダイオード、Ｒ・・・抵抗。
代理人弁理士 木 村 三 朗FIG. 1 is a connection diagram and characteristic diagram of a conventional circuit, FIG. 2 is a connection diagram and characteristic diagram of a circuit according to the present invention, and FIG. 3 is a connection diagram showing another embodiment of the present invention. 1...Power terminal, 2...Common terminal, 6.4...
Input terminal, 5... Output terminal, Qll~Ql! l...
・Transistor, Ill to I1m...constant current source, D
I Bi...Diode, R...Resistor. Representative Patent Attorney Sanro Kimura
Claims (1)
あって、 電源端子とコモン端子との間に、第１の定電流源とダイ
オードと第２の定電流源とを互いに直列に接続するとと
もに、ベースが前記差動増巾器の出力段に接続されたト
ランジスタのコレクタを第１の定電流源とダイオードの
接続点に、エミッタをコモン端子にそれぞれ接続し、前
記ダイオードと第２の定電流源の接続点を前記差動増巾
器の一方の入力端子に接続するとともに、抵抗を介して
コンパレータの一方の入力端子に接続し、前記差動増巾
器の他方の入力端子をコンパレータの他方の入力端子に
接続したことを特徴とするヒステリシスコンパレータ。(1) A comparator including a differential amplifier, in which a first constant current source, a diode, and a second constant current source are connected in series between a power supply terminal and a common terminal. At the same time, the collector of a transistor whose base is connected to the output stage of the differential amplifier is connected to the connection point between the first constant current source and the diode, and the emitter is connected to the common terminal, and the transistor is connected to the connection point between the diode and the second constant current source. The connection point of the constant current source is connected to one input terminal of the differential amplifier, and also connected to one input terminal of the comparator via a resistor, and the other input terminal of the differential amplifier is connected to the comparator. A hysteresis comparator connected to the other input terminal of the hysteresis comparator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067390A JPS60212023A (en) | 1984-04-06 | 1984-04-06 | Hysteresis comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067390A JPS60212023A (en) | 1984-04-06 | 1984-04-06 | Hysteresis comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60212023A true JPS60212023A (en) | 1985-10-24 |
| JPH0564486B2 JPH0564486B2 (en) | 1993-09-14 |
Family
ID=13343603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067390A Granted JPS60212023A (en) | 1984-04-06 | 1984-04-06 | Hysteresis comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60212023A (en) |
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| JPS6375572A (en) * | 1986-09-18 | 1988-04-05 | Canon Inc | Voltage comparing circuit |
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1984
- 1984-04-06 JP JP59067390A patent/JPS60212023A/en active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375572A (en) * | 1986-09-18 | 1988-04-05 | Canon Inc | Voltage comparing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564486B2 (en) | 1993-09-14 |
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