JPS60208114A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60208114A JPS60208114A JP59063552A JP6355284A JPS60208114A JP S60208114 A JPS60208114 A JP S60208114A JP 59063552 A JP59063552 A JP 59063552A JP 6355284 A JP6355284 A JP 6355284A JP S60208114 A JPS60208114 A JP S60208114A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- semiconductor integrated
- integrated circuit
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路装置に係わり、特に、半導
体集積回路（以下、ＩＣと略称する）の内部で信号の遅
延量を制御し得る回路に関する。
体集積回路（以下、ＩＣと略称する）の内部で信号の遅
延量を制御し得る回路に関する。
周知のように、ＩＣ内部で使用されるアンド回路、フリ
ップ・フロップ回路等の機能素子は、チップが完成した
時点において、その遅延量が決まっている。このため、
実装状態で外部よりこれらの遅延量を変化させることは
不可能なものであった。
ップ・フロップ回路等の機能素子は、チップが完成した
時点において、その遅延量が決まっている。このため、
実装状態で外部よりこれらの遅延量を変化させることは
不可能なものであった。
近時、ＩＣの高速化、大規模化に伴ない、回路の信号遅
延に関する要求は増々厳しくなっている。他方、大規模
集積回路における信号のタイミングに関する設計ミスは
増加の一途をたどっており、信号のタイミングを外部よ
り容易に調整可能とする技術の開発が切望されていた。
延に関する要求は増々厳しくなっている。他方、大規模
集積回路における信号のタイミングに関する設計ミスは
増加の一途をたどっており、信号のタイミングを外部よ
り容易に調整可能とする技術の開発が切望されていた。
また、ＩＣの内部において、信号の遅延を積極的に使用
する場合においても、遅延量を外部から容易に制御し得
る技術の開発が望まれていたＯ 〔発明の目的〕 この発明は、上記事情に基づいてなされたものであり、
その目的とするところは、ＩＣ内部の信号の遅延量を外
部より容易に制御可能とすることＫより、ＩＣにおける
タイミング設計ミスの救済、および信号の遅延特性を利
用した機能簀子の特性制御を行い得る半導体集積回路装
置を提供しようとするものである。
する場合においても、遅延量を外部から容易に制御し得
る技術の開発が望まれていたＯ 〔発明の目的〕 この発明は、上記事情に基づいてなされたものであり、
その目的とするところは、ＩＣ内部の信号の遅延量を外
部より容易に制御可能とすることＫより、ＩＣにおける
タイミング設計ミスの救済、および信号の遅延特性を利
用した機能簀子の特性制御を行い得る半導体集積回路装
置を提供しようとするものである。
この発明は、Ｃ−ＭＯ８素子の遅延量が素子の負荷容量
しよび出力抵抗に依存することに着目し、これら出力抵
抗あるいは負荷容量をトランスミッションダートを用い
て変化させることにより、信号の遅延量を制御するもの
である。
しよび出力抵抗に依存することに着目し、これら出力抵
抗あるいは負荷容量をトランスミッションダートを用い
て変化させることにより、信号の遅延量を制御するもの
である。
以下、この発明の一実施例について図面を参照して説、
明する。
明する。
第１図において、Ｃ−ＭＯ８素子からなるトランスミッ
ショングー）７ Ｊ 、 １２は並列接続されており、
これらトランスミッションゲートＩＩ。
ショングー）７ Ｊ 、 １２は並列接続されており、
これらトランスミッションゲートＩＩ。
１２の入力端にはインバータ回路からなる入力バッファ
Ｊ３を介して信号が供給される。これらトランスミッシ
ョンｆ−ト１１．１２の制御信号入力端１４．１５には
、外部よりハイレベル信号とローレベル信号の組合せか
らなる制御信号が供給されるようになされており、この
制御信号によって、トランスミッションゲート１１．１
２が選択的にオン、オフ制御される。
Ｊ３を介して信号が供給される。これらトランスミッシ
ョンｆ−ト１１．１２の制御信号入力端１４．１５には
、外部よりハイレベル信号とローレベル信号の組合せか
らなる制御信号が供給されるようになされており、この
制御信号によって、トランスミッションゲート１１．１
２が選択的にオン、オフ制御される。
また、トランスミッショングー）７１ 、１２の出力端
には例えばシュミットトリガ−回路よシなる波形整形回
路１６が設けられる。等価コンデンサ１７は前記入力バ
ッファＪ３の出力の負荷となる容量分を吟価的に表わし
たものであり、この等価コンデンサ１７とトランスミッ
ションゲート１１．１２．入力バッファ１３の出力抵抗
によって、入カバ、ファ１３と波形整形回路１６との間
にＣＲ積分回路が形成される。
には例えばシュミットトリガ−回路よシなる波形整形回
路１６が設けられる。等価コンデンサ１７は前記入力バ
ッファＪ３の出力の負荷となる容量分を吟価的に表わし
たものであり、この等価コンデンサ１７とトランスミッ
ションゲート１１．１２．入力バッファ１３の出力抵抗
によって、入カバ、ファ１３と波形整形回路１６との間
にＣＲ積分回路が形成される。
上記構成において、入力バッファ１３に例えば第２図（
、）に示す信号が入力されたものとする。
、）に示す信号が入力されたものとする。
この信号は制御信号に応じて遅延量が変化する。
即ち、制御信号入力端１４．１５に供給される制御信号
の組合せに応じてトランスミッショングー）７７．１２
が選択的にオン、オフされると、これらのオン抵抗が変
化する。このため、ＣＲ積分回路の抵抗値が変化し、制
御信号に応じて前記入力された信号が第２図（ｂ）に示
す如く遅延される。この信号は波形整形回路１６によっ
て整形され、この波形整形回路１６からは第２［Ｄ（ｅ
）Ｋ示す如く所定時間遅延された信号が出力される。尚
、同図（ｂ）において％ Ｖｔｈは波形整形回路Ｉ６の
閾値を示している。
の組合せに応じてトランスミッショングー）７７．１２
が選択的にオン、オフされると、これらのオン抵抗が変
化する。このため、ＣＲ積分回路の抵抗値が変化し、制
御信号に応じて前記入力された信号が第２図（ｂ）に示
す如く遅延される。この信号は波形整形回路１６によっ
て整形され、この波形整形回路１６からは第２［Ｄ（ｅ
）Ｋ示す如く所定時間遅延された信号が出力される。尚
、同図（ｂ）において％ Ｖｔｈは波形整形回路Ｉ６の
閾値を示している。
上記実施例によれば、トランスミッションゲート１１，
１２を並列接続し、これらトランスミッションゲート１
１．１２を外部より供給される制御信号によって選択的
にオン、オフさせることによりトランスミッションゲー
ト１１゜１２の合成オン抵抗を変化させ、ＣＲ積分回路
の時定数を所望に応じて変化可能としている。
１２を並列接続し、これらトランスミッションゲート１
１．１２を外部より供給される制御信号によって選択的
にオン、オフさせることによりトランスミッションゲー
ト１１゜１２の合成オン抵抗を変化させ、ＣＲ積分回路
の時定数を所望に応じて変化可能としている。
したがって、制御信号に応じてＩＣ内部の信号の遅延量
を容易に制御することが可能である。
を容易に制御することが可能である。
次に、この発明の他の実施例について説明する。尚、笛
３図において、第１図と同一部分には同一符号を付し、
異なる部分についてのみ説明する。
３図において、第１図と同一部分には同一符号を付し、
異なる部分についてのみ説明する。
第３図において、トランスミッシ、ンｒ−ト１１．１２
の入力端には入力バッファ１３の出刃端が共通接続され
るとともに、波形整形回路Ｊ６の入力端が接続され、出
力端はそれぞれ等価コンデンサ：？ １ 、 Ｊ Ｚを
介して接地される。
の入力端には入力バッファ１３の出刃端が共通接続され
るとともに、波形整形回路Ｊ６の入力端が接続され、出
力端はそれぞれ等価コンデンサ：？ １ 、 Ｊ Ｚを
介して接地される。
これら等価コンデンサ３１．３２はそれぞれ人力バッフ
ァＪ３の出力負荷となる容量分を等測的に表わしたもの
である。
ァＪ３の出力負荷となる容量分を等測的に表わしたもの
である。
このような構成において、制御信号入力端１４．１５に
制御信号が供給されると、この信号に応じてトランスミ
ッションゲート１１，１２が選択的にオン、オフされる
。このため、入力バッファ１３と波形整形回路１６の接
続部に接続される容量分が変化し、結果的にＣＲ積分回
路の時定数が変化する。したがって、波形整形回路１６
からは制御信号に応じて遅延量が変化された信号が出力
される。
制御信号が供給されると、この信号に応じてトランスミ
ッションゲート１１，１２が選択的にオン、オフされる
。このため、入力バッファ１３と波形整形回路１６の接
続部に接続される容量分が変化し、結果的にＣＲ積分回
路の時定数が変化する。したがって、波形整形回路１６
からは制御信号に応じて遅延量が変化された信号が出力
される。
この実施例によっても上記と同様の効果を得ることがで
きる。
きる。
尚、上記両実施例ではトランスミッションゲートを２個
使用したが、１個あるいは２個以上使用して構成するこ
とも可能である。
使用したが、１個あるいは２個以上使用して構成するこ
とも可能である。
城４図に示す遅延素子４ノは第１図および第３図に示す
回路を便宜的に示すものであ）、ＩＮは入力端、ＯＵＴ
は出力端、ＣＮＴは制御信号入力端である。
回路を便宜的に示すものであ）、ＩＮは入力端、ＯＵＴ
は出力端、ＣＮＴは制御信号入力端である。
第５図は第４図に示す遅延素子４１をリングオシレータ
に適用した場合を示すものである。
に適用した場合を示すものである。
遅延素子４ノの入力端ＩＮにはノア回路５ノの出力端が
接続される。このノア回路５ノの入力端には入力バッフ
ァとしてのインバータ回路５２の出力端および遅延素子
４ノの出力端が接続される。また、遅延素子４１の出力
端には出力バッファとしてのインバータ回路５３が接続
される。このような構成において、遅延素子４ノの制御
信号入力端ＣＮＴに供給される制御信号によって遅延素
子４ノの遅延量を変化することにより、このリングオシ
レータの発振周波数を変化させることができる。
接続される。このノア回路５ノの入力端には入力バッフ
ァとしてのインバータ回路５２の出力端および遅延素子
４ノの出力端が接続される。また、遅延素子４１の出力
端には出力バッファとしてのインバータ回路５３が接続
される。このような構成において、遅延素子４ノの制御
信号入力端ＣＮＴに供給される制御信号によって遅延素
子４ノの遅延量を変化することにより、このリングオシ
レータの発振周波数を変化させることができる。
第６図は複数の出力・ぐシス間の位相を揃える目的で遅
延素子４ノを利用した例である。即ち、外部出力端６１
．６２に接続された信号線６３゜６４のうち、６３には
遅延素子４ノが介在されている。このようが構成におい
て、外部端子６５よシ制御信号入力端ＣＮＴに制御信号
を供給し、遅延素子４ノの遅延量を変化させることによ
り、外部出力端６Ｊよシ出力されるパルスの位相を外部
出力端６２より出力されるノ９ルスに合せることができ
る。
延素子４ノを利用した例である。即ち、外部出力端６１
．６２に接続された信号線６３゜６４のうち、６３には
遅延素子４ノが介在されている。このようが構成におい
て、外部端子６５よシ制御信号入力端ＣＮＴに制御信号
を供給し、遅延素子４ノの遅延量を変化させることによ
り、外部出力端６Ｊよシ出力されるパルスの位相を外部
出力端６２より出力されるノ９ルスに合せることができ
る。
第７図はＩＣ内部におけるフリップ・フロップ回路のホ
ールドタイムを確保するために、遅延素子４ノを利用し
たものである。即ち、Ｄ型フリッゾ・フロップ回路７１
の入力端りには遅延素子４１を介して信号が供給される
。このような構成において、遅延素子４ノの制御信号入
力端ＣＮＴに制御信号を供給し、Ｄ型フリッゾ・フロッ
グ回路７ノの入力端りに供給される信号を所定時間遅延
させることによシ、ＩＣ内部のホールドタイムを外部よ
シ調整することができ、タイミング設計ミスを救済する
ことができる。
ールドタイムを確保するために、遅延素子４ノを利用し
たものである。即ち、Ｄ型フリッゾ・フロップ回路７１
の入力端りには遅延素子４１を介して信号が供給される
。このような構成において、遅延素子４ノの制御信号入
力端ＣＮＴに制御信号を供給し、Ｄ型フリッゾ・フロッ
グ回路７ノの入力端りに供給される信号を所定時間遅延
させることによシ、ＩＣ内部のホールドタイムを外部よ
シ調整することができ、タイミング設計ミスを救済する
ことができる。
以上、詳述したようにこの発明によれば、工Ｃ内部の信
号の遅延量を外部より制御可能とすることにより、ＩＣ
におけるタイミング設計ミスの救済、および信号の遅延
特性を利用した機能素子の特性制御を行い得る半導体集
積回路装置を提供できる。
号の遅延量を外部より制御可能とすることにより、ＩＣ
におけるタイミング設計ミスの救済、および信号の遅延
特性を利用した機能素子の特性制御を行い得る半導体集
積回路装置を提供できる。
舗１図はこの発明に係わる半導体集積回路装置の一実施
例を示す回路構成図、第２図は第１図の動作を説明する
ために示す波形因、第３図はこの発明の他の実施例を示
す回路構成図、第４図は第１図、第３因に示す回路を便
宜的に示す図、第５図乃至第７図はそれぞれこの発明の
利用例を示す回路構成図である。 １１．１２・・・トランスミッションダート、１４．１
５・・・制御信号入力端、１６・・・波形整形回路、ｘ
７，３１．３２・・・等価コンデンサ。 出願人代理人 弁理士 鈴 江 武 彦第１図 イ５ 第２図 第３図 ｆＪ４図
例を示す回路構成図、第２図は第１図の動作を説明する
ために示す波形因、第３図はこの発明の他の実施例を示
す回路構成図、第４図は第１図、第３因に示す回路を便
宜的に示す図、第５図乃至第７図はそれぞれこの発明の
利用例を示す回路構成図である。 １１．１２・・・トランスミッションダート、１４．１
５・・・制御信号入力端、１６・・・波形整形回路、ｘ
７，３１．３２・・・等価コンデンサ。 出願人代理人 弁理士 鈴 江 武 彦第１図 イ５ 第２図 第３図 ｆＪ４図
Claims (1)
- 【特許請求の範囲】 （］）半導体集積回路内に少なくとも１個のトランスミ
ッションゲートを設け、このトランスミッションゲート
を外部より供給される制御信号によってオン、オフ制御
することにより、これを通る信号の遅延量を制御するこ
とを特徴とする半導体集積回路装置。 （２）前記）ランスミッションダートは複数個並列接続
されてなり、これらトランスミッションケ゛−トを選択
的にオン、オフ制御し、これらのオン抵抗の変化によっ
て遅延量を制御することを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。 （３）前記トランスミ、ジョンｆ−トは複数個並設され
てなり、これらトランスミッションダートを選択的にオ
ン、オフ制御し、これらの負荷容量の変化によって遅延
量を制御することを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 （４）前記トランスミッションゲートの出力端に波形整
形回路を設けたことを特徴とする特許請求の範囲第１項
あるいは第２項の何れかに記載の半導体集積回路装置。 （５） 前記トランスミッショングートの入力端に波形
整形回路を設け、この波形整形回路を介して遅延量が制
御された信号を取出すことを特徴とする特許請求の範囲
第１項あるいは第３項の何れかに記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063552A JPS60208114A (ja) | 1984-03-31 | 1984-03-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063552A JPS60208114A (ja) | 1984-03-31 | 1984-03-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60208114A true JPS60208114A (ja) | 1985-10-19 |
Family
ID=13232500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063552A Pending JPS60208114A (ja) | 1984-03-31 | 1984-03-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60208114A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62299111A (ja) * | 1986-06-18 | 1987-12-26 | Nec Corp | バツフア−装置 |
| JPH0392829U (ja) * | 1990-01-10 | 1991-09-20 |
-
1984
- 1984-03-31 JP JP59063552A patent/JPS60208114A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62299111A (ja) * | 1986-06-18 | 1987-12-26 | Nec Corp | バツフア−装置 |
| JPH0392829U (ja) * | 1990-01-10 | 1991-09-20 |
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