JPS601922A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPS601922A JPS601922A JP58109019A JP10901983A JPS601922A JP S601922 A JPS601922 A JP S601922A JP 58109019 A JP58109019 A JP 58109019A JP 10901983 A JP10901983 A JP 10901983A JP S601922 A JPS601922 A JP S601922A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level
- diode
- mos
- ecl
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は大振幅信号を小振幅信号に変換するレベル変換
回路に関し、とくに電界効果トランジスタと、ダイオー
ドを用いて構成したレベル変換回路に関する。
回路に関し、とくに電界効果トランジスタと、ダイオー
ドを用いて構成したレベル変換回路に関する。
技術の背景
ＭＯ８回路の信号レベル（以下ＭＯ８レベルと呼称する
）をＥＣＬ回路の信号レベル（以下ＥＣＬレベルと呼称
する）に高速に変換するレベル変換回路は、従来バイポ
ーラトランジスタを用いて構成されている。第１図は従
来のレベル変換回路の例である。
）をＥＣＬ回路の信号レベル（以下ＥＣＬレベルと呼称
する）に高速に変換するレベル変換回路は、従来バイポ
ーラトランジスタを用いて構成されている。第１図は従
来のレベル変換回路の例である。
第１図において、ＭＯ８０８回路電源電圧はＥＣＬ回路
２と同様に高電位側電源の電圧Ｖｏｏ＝ＯＶ、低電位側
電源の電圧ＶＢ＋］！！＝ −５Ｖであり、 ＭＯ８０
８回路出力信号Ｖｏについては高レベル■ｏＨ＝Ｏｖ、
低レベルＶＯＬ ＝ −５Ｖである。また、ＥＣＬ回路
２０入力信号ｖ工の規格値は、高レベルＶＩ）Ｉの中心
値は約−〇、８Ｖ、低レベルＶしＬの中心値は約−１，
６ｖに規定されている。ＭＯ８０８回路同一基板上に集
積化されたレベル変換回路６はバイポーラトランジスタ
Ｑを用いたエミッタホロワで構成されており、バイポー
２トランジスタＱのエミッタは外付抵抗Ｒ（通常は５０
Ω）を介して一２ｖの電源に接続されている。ＭＯ８０
８回路出力信号ＶＯが高レベルＹｏｕ （ＯＶ）の時、
バイポーラトランジスタＱが導通状態になるため、レベ
ル変換回路６の出力、すなわちＥＣＬ回路２の入力信号
ＶＸＯ高レベルＶＩＥは、ＶＯＨ（ＯＶ）よりバイポー
ラトランジスタＱのペース・エミッタ間電圧ＶＢＦＩ
（約［Ｌ８Ｖ ）だけ低くなり、その値は約−α８ｖと
ＥＣＬレベルの１％レベル規格値を満足する。一方、Ｍ
Ｏ８０８回路出力信号ＶＯが低レベルＶｏＬ（５Ｖ）の
時、バイポーラトランジスタ４が非導通状態になるため
、ＥＣＬ回路２０入力信号の低レベルＶｘｒＡ！、 −
２Ｖ Ｋ ７’、Ｃ＋） 、 ＥＣＬレベルの低レベル
規格値から外れる。
２と同様に高電位側電源の電圧Ｖｏｏ＝ＯＶ、低電位側
電源の電圧ＶＢ＋］！！＝ −５Ｖであり、 ＭＯ８０
８回路出力信号Ｖｏについては高レベル■ｏＨ＝Ｏｖ、
低レベルＶＯＬ ＝ −５Ｖである。また、ＥＣＬ回路
２０入力信号ｖ工の規格値は、高レベルＶＩ）Ｉの中心
値は約−〇、８Ｖ、低レベルＶしＬの中心値は約−１，
６ｖに規定されている。ＭＯ８０８回路同一基板上に集
積化されたレベル変換回路６はバイポーラトランジスタ
Ｑを用いたエミッタホロワで構成されており、バイポー
２トランジスタＱのエミッタは外付抵抗Ｒ（通常は５０
Ω）を介して一２ｖの電源に接続されている。ＭＯ８０
８回路出力信号ＶＯが高レベルＹｏｕ （ＯＶ）の時、
バイポーラトランジスタＱが導通状態になるため、レベ
ル変換回路６の出力、すなわちＥＣＬ回路２の入力信号
ＶＸＯ高レベルＶＩＥは、ＶＯＨ（ＯＶ）よりバイポー
ラトランジスタＱのペース・エミッタ間電圧ＶＢＦＩ
（約［Ｌ８Ｖ ）だけ低くなり、その値は約−α８ｖと
ＥＣＬレベルの１％レベル規格値を満足する。一方、Ｍ
Ｏ８０８回路出力信号ＶＯが低レベルＶｏＬ（５Ｖ）の
時、バイポーラトランジスタ４が非導通状態になるため
、ＥＣＬ回路２０入力信号の低レベルＶｘｒＡ！、 −
２Ｖ Ｋ ７’、Ｃ＋） 、 ＥＣＬレベルの低レベル
規格値から外れる。
従来技術と問題点
従来のレベル変換回路では、ＭＯＳレベルからＥＣＬＣ
ペンへの変換を高速に行うためには、しゃ断層波数が高
く、しかも電流増幅率の大きいバイポーラトランジスタ
をＭＯ８回路と同一基板上に集積化する必要があり、Ｍ
Ｏ８回路の製造プロセスの工程数が増加し、プロセスを
複雑にするという欠点があった。更に、従来のレベル変
換回路では低レベル出力がＥＣＬレベルの規格値から外
れるため、ＭＯＳレベルからＥＣＬレベルへの変換を完
全に行うことが不可能であった。
ペンへの変換を高速に行うためには、しゃ断層波数が高
く、しかも電流増幅率の大きいバイポーラトランジスタ
をＭＯ８回路と同一基板上に集積化する必要があり、Ｍ
Ｏ８回路の製造プロセスの工程数が増加し、プロセスを
複雑にするという欠点があった。更に、従来のレベル変
換回路では低レベル出力がＥＣＬレベルの規格値から外
れるため、ＭＯＳレベルからＥＣＬレベルへの変換を完
全に行うことが不可能であった。
発明の目的
本発明はレベル変換回路をＭＯＳトランジスタとダイオ
ードを用いて構成することを特徴とし、その目的は、従
来のＭＯ８回路とバイポーラ回路が同パ−基板上に混在
することによる製造プロセスの複雑さを防ぎ、かつＭＯ
ＳレベルなＥＣＬレベルに変換する場合、変換出力レベ
ルがＥＣＬレベルの規格値を満足し、更に高速なレベル
変換を可能とするレベル変換回路を提供することにある
。
ードを用いて構成することを特徴とし、その目的は、従
来のＭＯ８回路とバイポーラ回路が同パ−基板上に混在
することによる製造プロセスの複雑さを防ぎ、かつＭＯ
ＳレベルなＥＣＬレベルに変換する場合、変換出力レベ
ルがＥＣＬレベルの規格値を満足し、更に高速なレベル
変換を可能とするレベル変換回路を提供することにある
。
発明の実施例
第２図は本発明の第１の実施例であって、ＴｉｔＤＩ
＋ Ｄｔはそれぞれ電界効果トランジスタ（以下−例と
してＭＯＳ ）ランジスタを使用した場合にっしくて説
明する。）、第１のダイオード、第２のダイオードであ
り、１はＭＯ８回路、２はＥＣＬ回路、６はレベル変換
回路、Ｒは外付抵抗である。ｖｏはＭＯ８０８回路逆相
出力信号、ｖＩはレベル変換回路３の出力信号、すなわ
ちＥＣＬ回路２０入力信号である。
＋ Ｄｔはそれぞれ電界効果トランジスタ（以下−例と
してＭＯＳ ）ランジスタを使用した場合にっしくて説
明する。）、第１のダイオード、第２のダイオードであ
り、１はＭＯ８回路、２はＥＣＬ回路、６はレベル変換
回路、Ｒは外付抵抗である。ｖｏはＭＯ８０８回路逆相
出力信号、ｖＩはレベル変換回路３の出力信号、すなわ
ちＥＣＬ回路２０入力信号である。
ＭＯＳ ）ランジスタＴ１はＰチャネル素子であり、そ
のソースは高電位側の電源Ｖｏｏ（ＯＶ）に、ドレイン
はダイオードＤ１のアノードにそれぞれ接続され、ゲー
トにはＭＯ８０８回路逆相出力信号馬が印加される。ダ
イオードＤ、のカソードはレベル変換回路３の出力端子
であり、外付抵抗Ｒ（通常は５０Ω）を介して一２ｖの
電源に接続されている。ダイオードＤ２のアノードとカ
ソードはそれぞれＭＯＳトラーンジスタＴＩのソースと
ドレインに接続されている。
のソースは高電位側の電源Ｖｏｏ（ＯＶ）に、ドレイン
はダイオードＤ１のアノードにそれぞれ接続され、ゲー
トにはＭＯ８０８回路逆相出力信号馬が印加される。ダ
イオードＤ、のカソードはレベル変換回路３の出力端子
であり、外付抵抗Ｒ（通常は５０Ω）を介して一２ｖの
電源に接続されている。ダイオードＤ２のアノードとカ
ソードはそれぞれＭＯＳトラーンジスタＴＩのソースと
ドレインに接続されている。
ＭＯ８０８回路逆相出力信号ＶＯが低レベルｖｏｂ（−
５Ｖ）の時、 ＭＯＳ ）ランジスタＴ１が導通状態に
なるため、ダイオードＤ１のアノードの電圧は電源ＶＯ
Ｏの電圧（０■）に等しくなり、ダイオードＤ□は導通
、ダイオードＤ２は非導通状態になる。従って、レベル
変換回路３の出力信号、すなわちＥＣＬ回路２の入力信
号ｖＩの電圧レベルは、電源ＶＯＯの電圧（Ｏｖ）より
ダイオードＤ１の順方向電圧（約α８ｖ）だけ低くなり
、その値は約−〇、８ＶとＥＣＬレベルの高レベル規格
値を満足する。
５Ｖ）の時、 ＭＯＳ ）ランジスタＴ１が導通状態に
なるため、ダイオードＤ１のアノードの電圧は電源ＶＯ
Ｏの電圧（０■）に等しくなり、ダイオードＤ□は導通
、ダイオードＤ２は非導通状態になる。従って、レベル
変換回路３の出力信号、すなわちＥＣＬ回路２の入力信
号ｖＩの電圧レベルは、電源ＶＯＯの電圧（Ｏｖ）より
ダイオードＤ１の順方向電圧（約α８ｖ）だけ低くなり
、その値は約−〇、８ＶとＥＣＬレベルの高レベル規格
値を満足する。
一方、ＭＯ８０８回路逆相出力信号もが高レベルＶＯＨ
（ＯＶ ）の時、ＭＯＳ ）ランジスタＴ１が非導通状
態になり、ダイオードＤＩＤ、は共に導通状態になる。
（ＯＶ ）の時、ＭＯＳ ）ランジスタＴ１が非導通状
態になり、ダイオードＤＩＤ、は共に導通状態になる。
そのためダイオードＤ１のアノードの電圧は、電源ＶＯ
Ｏの電圧（Ｏｖ）よりダイオードＤ意の順方向電圧（約
Ｏ，ＳＶ）だけ低い値の約−〇、８Ｖになる。従って、
ＢＣＬ回路２０入力信号ｖｒの電圧レベルは、ダイオー
ドＤ１のアスード電圧（約−〇、８ｖ）よリダイオード
Ｄ！の順方向電圧（約（１８Ｖ）だけ低くなり、その値
は約−ｔ６ｖとＫＣＬＣベンの低レベル規格値を満足す
る。なお、上記レベル変換回路３では、ＰチャネルＭＯ
８）ランジスタをＭＯ８０８回路逆相出力信号Ｖｏで駆
動する構成としたが、デプレション形のＮチャネルＭＯ
ＳトランジスタをＭＯ８０８回路同相出力信号ｖＯで駆
動する構成をとることも可能である。
Ｏの電圧（Ｏｖ）よりダイオードＤ意の順方向電圧（約
Ｏ，ＳＶ）だけ低い値の約−〇、８Ｖになる。従って、
ＢＣＬ回路２０入力信号ｖｒの電圧レベルは、ダイオー
ドＤ１のアスード電圧（約−〇、８ｖ）よリダイオード
Ｄ！の順方向電圧（約（１８Ｖ）だけ低くなり、その値
は約−ｔ６ｖとＫＣＬＣベンの低レベル規格値を満足す
る。なお、上記レベル変換回路３では、ＰチャネルＭＯ
８）ランジスタをＭＯ８０８回路逆相出力信号Ｖｏで駆
動する構成としたが、デプレション形のＮチャネルＭＯ
ＳトランジスタをＭＯ８０８回路同相出力信号ｖＯで駆
動する構成をとることも可能である。
上述のように、本発明のレベル変換回路はＭＯＳトラン
ジスタとダイオードを用いた構成であり、そのため、Ｍ
Ｏ８回路の製造プロセスの工程数を増加させることなく
レベル変換回路をＭＯ８回路と同一基板上に集積化でき
、しかもＭＯＳレベルなＥＣＬレベルに変換する時、Ｅ
ＣＬレベルの規格値を満足できる。
ジスタとダイオードを用いた構成であり、そのため、Ｍ
Ｏ８回路の製造プロセスの工程数を増加させることなく
レベル変換回路をＭＯ８回路と同一基板上に集積化でき
、しかもＭＯＳレベルなＥＣＬレベルに変換する時、Ｅ
ＣＬレベルの規格値を満足できる。
第３図は本発明に係わる第２の実施例で、ＥＣＬ回路２
０入力信号ｖｘの立上り時間及び立下り時間を高速化す
るために加速回路４を付加した回路である。加速回路４
は３値出力の出力バッファ回路Ｂ１排他的論理和回路Ｅ
、制御回路５を用いて構成され、ＥＣＬ回路２０入力信
号ｖ工の立上り時及び立下り時のみ動作する回路である
。制御回路５はＥＣＬ回路２０入力信号ＶＸＯ高レベル
ＶＩＨ及び低レベルｖｌＬを検出し、ＥＣＬ回路２の入
力信号Ｖｒとは逆相でしかもＭＯＳレベルの制御信号Ｖ
ａを出力する。
０入力信号ｖｘの立上り時間及び立下り時間を高速化す
るために加速回路４を付加した回路である。加速回路４
は３値出力の出力バッファ回路Ｂ１排他的論理和回路Ｅ
、制御回路５を用いて構成され、ＥＣＬ回路２０入力信
号ｖ工の立上り時及び立下り時のみ動作する回路である
。制御回路５はＥＣＬ回路２０入力信号ＶＸＯ高レベル
ＶＩＨ及び低レベルｖｌＬを検出し、ＥＣＬ回路２の入
力信号Ｖｒとは逆相でしかもＭＯＳレベルの制御信号Ｖ
ａを出力する。
すなわち、ＥＣＩ、回路２の入力信号ｖ工が高レベルＶ
ＩＨの時、制御信号Ｖｏは低レベルＶａｂ（−５Ｖ）に
なり、入力信号ＶＸが低レベルＶｘＴＪの時、制御信号
Ｖａは高レベルＶａｎ （ＯＶ ）になる。排他的論理
和回路ＥはＭＯ８０８回路逆相出力信号ちと制御回路５
の出力の制御信号Ｖｏとの排他的論理和をとり、その出
力信号ｖＢは３値出力の出力バッファ回路Ｂを動作させ
るか否かを制御する。３値出力の出力バッファ回路Ｂは
、排他的論理和回路Ｅの出力信号ｖＨが論理１１”の時
、ＭＯ８０８回路逆相出力信号晃とは逆相の信号（すな
わち、ＥＣＬ回路２０入力信号Ｖ、と同相の信号）を出
力し、ｇｃＬ回路２を高速に駆動するが一１排他的論理
和回路Ｅの出力信号りが論理′″０”の時は３値出力の
出力バッファ回路Ｂの出力は高インピーダンス状態にな
る。
ＩＨの時、制御信号Ｖｏは低レベルＶａｂ（−５Ｖ）に
なり、入力信号ＶＸが低レベルＶｘＴＪの時、制御信号
Ｖａは高レベルＶａｎ （ＯＶ ）になる。排他的論理
和回路ＥはＭＯ８０８回路逆相出力信号ちと制御回路５
の出力の制御信号Ｖｏとの排他的論理和をとり、その出
力信号ｖＢは３値出力の出力バッファ回路Ｂを動作させ
るか否かを制御する。３値出力の出力バッファ回路Ｂは
、排他的論理和回路Ｅの出力信号ｖＨが論理１１”の時
、ＭＯ８０８回路逆相出力信号晃とは逆相の信号（すな
わち、ＥＣＬ回路２０入力信号Ｖ、と同相の信号）を出
力し、ｇｃＬ回路２を高速に駆動するが一１排他的論理
和回路Ｅの出力信号りが論理′″０”の時は３値出力の
出力バッファ回路Ｂの出力は高インピーダンス状態にな
る。
以下第２の実施例の回路動作について説明する。
ＭＯ８０８回路逆相出力信号ＶＯが高レベルＹｏｕの時
、ＥＣＬ回路２の入力信号■Ｉは低レベルＶＩＬであり
、制御回路５の出力の制御信号Ｖｏは高レベルｖａｎで
ある。そのため排他的論理和回路Ｅの出力信号Ｖ。
、ＥＣＬ回路２の入力信号■Ｉは低レベルＶＩＬであり
、制御回路５の出力の制御信号Ｖｏは高レベルｖａｎで
ある。そのため排他的論理和回路Ｅの出力信号Ｖ。
は論理１０”であり、出力バッファ回路Ｂの出力は高イ
ンピーダンス状態である。次に、ＭＯ８０８回路逆相出
力信号Ｖｏが高レベルＶｏｌｔから低レベルＶＯＬに立
下った時、排他的論理和口′路Ｅの出力信号Ｖｍは論理
″′１”になり、出力バッファ回路Ｂは高レベルの信号
を出力し、ＥＣＬ回路２の入力信号ｖＸを低レベルＶＩ
Ｌかも高レベルＶｌｌｉに急速に立上げる。
ンピーダンス状態である。次に、ＭＯ８０８回路逆相出
力信号Ｖｏが高レベルＶｏｌｔから低レベルＶＯＬに立
下った時、排他的論理和口′路Ｅの出力信号Ｖｍは論理
″′１”になり、出力バッファ回路Ｂは高レベルの信号
を出力し、ＥＣＬ回路２の入力信号ｖＸを低レベルＶＩ
Ｌかも高レベルＶｌｌｉに急速に立上げる。
制御回路５はＥＣＬ回路２０入力信号ＶＸが低レベルｖ
ＩＨに変化したことを検出し、制御信号Ｖｏを高レベル
ＶＯＩＩから低レベルｖｏｒ、＋に立下げるため、排他
的論理和回路Ｅの出力信号ｖＩ］は論理′０＃になる。
ＩＨに変化したことを検出し、制御信号Ｖｏを高レベル
ＶＯＩＩから低レベルｖｏｒ、＋に立下げるため、排他
的論理和回路Ｅの出力信号ｖＩ］は論理′０＃になる。
従って出力バッファ回路Ｂの出力は再び高インピーダン
ス状態になり、ＥＣＬ回路２０入力信号ＶＸはレベル、
変換回路３によって高レベルＶＩＥに保持され、ＥＣＬ
の高レベル規格値を満足する。次にＭＯ８０８回路逆相
出力信号ｖＯが低レベルＶｏＩ、から高レベルＶＯＨに
立上った時、排他的論理和回路Ｅの出力信号ｖＥは論理
＠１１ｊｌになり、出カバソファ回路Ｂ−は低レベルの
信号を出力し、ＥＣＬ回路２の入力信号ＶＸを高レベル
ＶＩＨから低レベルＶ工りに急速に立下げる。制御回路
５はＥＣＬ回路２０入力信号ｖＸが高レベルｖＩＨから
低レベルＶＸ−に変化したことを検出し、制御信号Ｖｏ
を低レベルＶＯＬから高レベルＶＯＲに立上げるため排
他的論理和回路Ｅの出力信号ＶＥは１０ｍになる。従っ
て、出力バッファ回路Ｂの出力は高インピーダンス状態
になり、ＥＣＬ回路２０入力信号ＶＸはレベル変換回路
６によって低レベルＶ工りに保持され、ＥＣＬの低レベ
ル規格値を満足する。上記第２の実施例の回路では、Ｍ
Ｏ８０８回路出力信号がＥＣＬ回路２の入力信号と逆相
であり、レベル変換回路６．制御回路５．出力バッファ
回路Ｂが共に入力信号と出力信号が逆相になる構成とし
たが、ＭＯ８０８回路出力信号とＦｔＣＬ回路２の入力
信号が同相で、レベル変換回路６．制御回路５．出力パ
ツブア回路Ｂが共に入力信号と出力信号が同相になる構
成をとることも可能である。
ス状態になり、ＥＣＬ回路２０入力信号ＶＸはレベル、
変換回路３によって高レベルＶＩＥに保持され、ＥＣＬ
の高レベル規格値を満足する。次にＭＯ８０８回路逆相
出力信号ｖＯが低レベルＶｏＩ、から高レベルＶＯＨに
立上った時、排他的論理和回路Ｅの出力信号ｖＥは論理
＠１１ｊｌになり、出カバソファ回路Ｂ−は低レベルの
信号を出力し、ＥＣＬ回路２の入力信号ＶＸを高レベル
ＶＩＨから低レベルＶ工りに急速に立下げる。制御回路
５はＥＣＬ回路２０入力信号ｖＸが高レベルｖＩＨから
低レベルＶＸ−に変化したことを検出し、制御信号Ｖｏ
を低レベルＶＯＬから高レベルＶＯＲに立上げるため排
他的論理和回路Ｅの出力信号ＶＥは１０ｍになる。従っ
て、出力バッファ回路Ｂの出力は高インピーダンス状態
になり、ＥＣＬ回路２０入力信号ＶＸはレベル変換回路
６によって低レベルＶ工りに保持され、ＥＣＬの低レベ
ル規格値を満足する。上記第２の実施例の回路では、Ｍ
Ｏ８０８回路出力信号がＥＣＬ回路２の入力信号と逆相
であり、レベル変換回路６．制御回路５．出力バッファ
回路Ｂが共に入力信号と出力信号が逆相になる構成とし
たが、ＭＯ８０８回路出力信号とＦｔＣＬ回路２の入力
信号が同相で、レベル変換回路６．制御回路５．出力パ
ツブア回路Ｂが共に入力信号と出力信号が同相になる構
成をとることも可能である。
上述のように、第２の実施例の回路では第１の実施例の
回路に加速回路４を付加することにより、ＭＯＳ レベ
ルをＥＣＬレベルニ変換ｆル時、ＥＣＬ レベルの規格
値を満足でき、しかもレベル変換動作の高速化が達成で
きる。
回路に加速回路４を付加することにより、ＭＯＳ レベ
ルをＥＣＬレベルニ変換ｆル時、ＥＣＬ レベルの規格
値を満足でき、しかもレベル変換動作の高速化が達成で
きる。
第４図は本発明に係わる第６の実施例で、第２の実施例
の加速回路４における排他的論理和回路Ｅと６値出力の
出力バッファ回路Ｂの機能をＰチャネルＭＯＳトランジ
スタＴ！＊Ｔｊ＊Ｔ７１ＮチャネルＭＯ８）ランジスタ
”４ ｓ Ｔ１５ ｇ Ｔ６を用いて実現する加速回路
６を使用した例である。
の加速回路４における排他的論理和回路Ｅと６値出力の
出力バッファ回路Ｂの機能をＰチャネルＭＯＳトランジ
スタＴ！＊Ｔｊ＊Ｔ７１ＮチャネルＭＯ８）ランジスタ
”４ ｓ Ｔ１５ ｇ Ｔ６を用いて実現する加速回路
６を使用した例である。
ＭＯＳ ）ランジスタＴ２ 、 Ｔ６ ＠ Ｔ４はＥＣ
Ｌ回路２の入力信号Ｖ工の立上り時間を高速化するため
の回路素子であり、ＭＯＳ ）ランジスタＴ２のソース
は高電位側の電源Ｖｏｏ（ＯＶ）に、ドレインはダイオ
ードＤ１のカソードにそれぞれ接続され、ゲートはＭＯ
ＳトランジスタＴ３及びＴ番のドレインに接続されてい
る。
Ｌ回路２の入力信号Ｖ工の立上り時間を高速化するため
の回路素子であり、ＭＯＳ ）ランジスタＴ２のソース
は高電位側の電源Ｖｏｏ（ＯＶ）に、ドレインはダイオ
ードＤ１のカソードにそれぞれ接続され、ゲートはＭＯ
ＳトランジスタＴ３及びＴ番のドレインに接続されてい
る。
ＭＯＳ）ランジスタＴａのソースは高電位側の電源ｖｏ
。
。
（ＯＶ）に接続され、ＭＯＳ ）ランラスタ１番のソー
スにはＭＯ８回路−１の逆相出力信号晃力を印加される
。
スにはＭＯ８回路−１の逆相出力信号晃力を印加される
。
また、ＭＯＳ ）ラツジスタＴ３及びＴ４のゲートにを
１制御回゛路５の出力の制御信号ＶＯが印加される。一
方、ＭＯＳ ）ランジスタＴ５ ｇ ’ｒａ ｅ Ｔフ
はＥＣＬ回路２の入力信号Ｖ、の立下り時間を高速化す
るための回路素子でアリ、ＭＯＳ）ランジスタＴｌ＋の
ソース（ｉ低電位但１ｊの電源ＶＦＪ（−ｓｖ）に、ド
レインＱよダイオードＤ。
１制御回゛路５の出力の制御信号ＶＯが印加される。一
方、ＭＯＳ ）ランジスタＴ５ ｇ ’ｒａ ｅ Ｔフ
はＥＣＬ回路２の入力信号Ｖ、の立下り時間を高速化す
るための回路素子でアリ、ＭＯＳ）ランジスタＴｌ＋の
ソース（ｉ低電位但１ｊの電源ＶＦＪ（−ｓｖ）に、ド
レインＱよダイオードＤ。
のカソードにそれぞれ接続され、ゲート＆＞ＭＯＳトラ
ンジスタＴ６及びＴ７のドレインに接続されてＩ／）る
。
ンジスタＴ６及びＴ７のドレインに接続されてＩ／）る
。
ＭＯＳ ）ランジスタＴ６のソースは低電位側の電源Ｖ
■（５Ｖ ） Ｋ 接続され、ＭＯＳトランジスタＴ？
のソースにはＭＯ８０８回路逆相出力信号ｖＯｔｔ印加
される。また、 ＭＯＳ ）ランジスタＴ６及びＴｖの
ゲートには制御回路５の出力の制御信号ＶＯ力１印加さ
れる。
■（５Ｖ ） Ｋ 接続され、ＭＯＳトランジスタＴ？
のソースにはＭＯ８０８回路逆相出力信号ｖＯｔｔ印加
される。また、 ＭＯＳ ）ランジスタＴ６及びＴｖの
ゲートには制御回路５の出力の制御信号ＶＯ力１印加さ
れる。
以下、第３の実施例の回路動作につＩ／）で説明する。
ＭＯ８０８回路逆相出力信号ｖＯカー高レベルｖＯＨの
時、ＥＣＬ回路２０入力信号ｖｘは低レベルＶＩＬであ
り、制御回路５の出力の制御信号Ｖｏ 、Ｇま高レベル
ＶＯＨである。そのため、ＭＯＳ ）ランジスタＴｓは
非導通状態、ＭＯＳ ）ランラスタ１番は導通状態であ
り、ＭＯＳ ｌ−シンジスタＴｆのゲートにはＭＯＳ
）ランジスタ丁番を介してＭＯ８０８回路逆相出力信号
込が印加される。従って、ＭＯ８０８回路逆相出力信号
込が高レベルＶａＨから低レベルｙＯＸＪに立下った時
、 ＭＯＳトランジスタＴ２は非導通状態から導通状態
になり、ＥＣＬ回路２０入力信号ＶＸを低レベルＶｒＩ
、から高レベルｖｘＨに急速に立上げる。制御回路５は
ＥＣＬ回路２０入力信号ｖＩが低レベルＶ工ｌ、から高
レベルＶＩＥに変化したことを検出し、制御信号Ｖｏ’
ｌ高レベルＶＯＴｉから低レベルｖＯｌｉに立下げる。
時、ＥＣＬ回路２０入力信号ｖｘは低レベルＶＩＬであ
り、制御回路５の出力の制御信号Ｖｏ 、Ｇま高レベル
ＶＯＨである。そのため、ＭＯＳ ）ランジスタＴｓは
非導通状態、ＭＯＳ ）ランラスタ１番は導通状態であ
り、ＭＯＳ ｌ−シンジスタＴｆのゲートにはＭＯＳ
）ランジスタ丁番を介してＭＯ８０８回路逆相出力信号
込が印加される。従って、ＭＯ８０８回路逆相出力信号
込が高レベルＶａＨから低レベルｙＯＸＪに立下った時
、 ＭＯＳトランジスタＴ２は非導通状態から導通状態
になり、ＥＣＬ回路２０入力信号ＶＸを低レベルＶｒＩ
、から高レベルｖｘＨに急速に立上げる。制御回路５は
ＥＣＬ回路２０入力信号ｖＩが低レベルＶ工ｌ、から高
レベルＶＩＥに変化したことを検出し、制御信号Ｖｏ’
ｌ高レベルＶＯＴｉから低レベルｖＯｌｉに立下げる。
そのため、ＭＯＳ ）ランジスタＴｓは導通状態、ＭＯ
Ｓ ）ランジスタＴ４は非導通状態になり、 ＭＯＳ
）ランジスタＴ２のゲートにはＭＯＳトランジスタＴｓ
を介して高電位側の電源ＶＯＯの電圧（ｃｌｖ）が印加
される。従って、ＭＯＳ ドア’ンジスクＴ２は再び非
導通状態になり、 ＢＣＬ回路２の入力信号ｖＩは、レ
ベル変換回路３によって高レベルＶＺＵに保持され、Ｅ
ＣＬの高レベル規格値を満足する。この期間中（ＥＣＬ
回路２の入力信号ｖ工カ低しベルＶ工りの期間、低レベ
ルＶＩＬから高レベルＶＩＨに変化する期間、高レベル
ＶＩＨの期間）ＭＯＳ ）ランジスタＴｒｉのゲートに
は低電位側の電源ＶＦ１１！ｌの電圧・（−ｓｖ）ある
いはＭＯ８０８回路逆相出力信号？、の低レベルＶｏＩ
、が印加されるため、ＭＯ８トランジスタＴ６は非導通
状態を保っており、回路動作へ悪影響を与えない。
Ｓ ）ランジスタＴ４は非導通状態になり、 ＭＯＳ
）ランジスタＴ２のゲートにはＭＯＳトランジスタＴｓ
を介して高電位側の電源ＶＯＯの電圧（ｃｌｖ）が印加
される。従って、ＭＯＳ ドア’ンジスクＴ２は再び非
導通状態になり、 ＢＣＬ回路２の入力信号ｖＩは、レ
ベル変換回路３によって高レベルＶＺＵに保持され、Ｅ
ＣＬの高レベル規格値を満足する。この期間中（ＥＣＬ
回路２の入力信号ｖ工カ低しベルＶ工りの期間、低レベ
ルＶＩＬから高レベルＶＩＨに変化する期間、高レベル
ＶＩＨの期間）ＭＯＳ ）ランジスタＴｒｉのゲートに
は低電位側の電源ＶＦ１１！ｌの電圧・（−ｓｖ）ある
いはＭＯ８０８回路逆相出力信号？、の低レベルＶｏＩ
、が印加されるため、ＭＯ８トランジスタＴ６は非導通
状態を保っており、回路動作へ悪影響を与えない。
次に、ＭＯ８０８回路逆相出力信号名が低レベルＶｏｂ
の時、 ＥＣＬ回路２０入力信号ｖ工は高レベルｖｎｉ
であり、制御回路５の出力の制御信号ｖＯは低レベルＶ
ＯＬである。そのため、ＭＯＳトランジスタＴ６は非導
通状態、ＭＯＳ）ランジスタＴｖは導通状態であり、
ＭＯＳ ）ランジスタＴＩ＋のゲートにはＭＯＳ ）ラ
ンジスタＴｖを介してＭＯ８０８回路逆相出力信号名が
印加される。従って、ＭＯ８０８回路逆相出力信号Ｖｏ
が低レベルｖｏｒ、゛から高レベルＶＯＨに立上った時
１ＭＯ８）ランジスタＴＩ＋は非導通状態から導通状態
になり、ＥＣＬ回路２０入力信号Ｖ工を高レベルｖＩＨ
から低レベルｖｘ−に急速に立下げる。制御回路５はＢ
ＣＬ回路２０入力信号ｖ工が高レベルＶＩＨから低しベ
ル■ニジに変化したことを検出し、制御信号Ｖａを低レ
ベルＶＯＬから高レベルＶＣＩｉに立上げる。そのため
、ＭＯＳ ）ランジスタＴ６は導通状態、ＭＯＳ）ラン
ジスタＴフは非導通状態になり、 ＭＯＳ ）ランジス
タＴ６のゲートにはＭＯＳ ）ランジスタＴ＠を介して
低電位側の電源ｖＭの電圧（−５Ｖ）が印加される。従
って、ＭＯＳ ）ランジスタＴ＋＋は再び非導通状態に
なりＥＣＬ回路２０入力信号ＶＸはレベル変換回路３に
よって低レベルＶＸＬに保持され、ＥＣＬの低レベル規
格値を満°足する。この期間中（ＥＣＬ回路２の入力４
８ 号Ｖｘが高レベルＶＩＩＩの期間、高レベルＶＩＥ
から低レベルＶＸＬに変化する期間、低レベルＶ工りの
期間） 、 ＭＯＳ ）ランジスタＴ２のゲートには高
電位側の電源ＶＯＯの電圧（Ｏｖ）あるいはＭＯ８０８
回路逆相出力信号Ｖｏの高レベルＶＯＨが印加されるた
め、 ＭＯＳ ）ランジスタデ宏は非導通状態を保って
おり、回路動作へ悪影響を与えない。
の時、 ＥＣＬ回路２０入力信号ｖ工は高レベルｖｎｉ
であり、制御回路５の出力の制御信号ｖＯは低レベルＶ
ＯＬである。そのため、ＭＯＳトランジスタＴ６は非導
通状態、ＭＯＳ）ランジスタＴｖは導通状態であり、
ＭＯＳ ）ランジスタＴＩ＋のゲートにはＭＯＳ ）ラ
ンジスタＴｖを介してＭＯ８０８回路逆相出力信号名が
印加される。従って、ＭＯ８０８回路逆相出力信号Ｖｏ
が低レベルｖｏｒ、゛から高レベルＶＯＨに立上った時
１ＭＯ８）ランジスタＴＩ＋は非導通状態から導通状態
になり、ＥＣＬ回路２０入力信号Ｖ工を高レベルｖＩＨ
から低レベルｖｘ−に急速に立下げる。制御回路５はＢ
ＣＬ回路２０入力信号ｖ工が高レベルＶＩＨから低しベ
ル■ニジに変化したことを検出し、制御信号Ｖａを低レ
ベルＶＯＬから高レベルＶＣＩｉに立上げる。そのため
、ＭＯＳ ）ランジスタＴ６は導通状態、ＭＯＳ）ラン
ジスタＴフは非導通状態になり、 ＭＯＳ ）ランジス
タＴ６のゲートにはＭＯＳ ）ランジスタＴ＠を介して
低電位側の電源ｖＭの電圧（−５Ｖ）が印加される。従
って、ＭＯＳ ）ランジスタＴ＋＋は再び非導通状態に
なりＥＣＬ回路２０入力信号ＶＸはレベル変換回路３に
よって低レベルＶＸＬに保持され、ＥＣＬの低レベル規
格値を満°足する。この期間中（ＥＣＬ回路２の入力４
８ 号Ｖｘが高レベルＶＩＩＩの期間、高レベルＶＩＥ
から低レベルＶＸＬに変化する期間、低レベルＶ工りの
期間） 、 ＭＯＳ ）ランジスタＴ２のゲートには高
電位側の電源ＶＯＯの電圧（Ｏｖ）あるいはＭＯ８０８
回路逆相出力信号Ｖｏの高レベルＶＯＨが印加されるた
め、 ＭＯＳ ）ランジスタデ宏は非導通状態を保って
おり、回路動作へ悪影響を与えない。
第５図は本発明に係わる第４の実施例であり、第６の実
施例の加速回路６０代りに加速回路７を使用した回路で
ある。加速回路７は、加速回路６におゆるＥＣＬ回路２
の入力信号Ｖ工の立上り時間を高速化するための回路素
子であるＭＯＳ ）ランジスタＴ＊ ｔ Ｔａ 、Ｔ４
の代りに、ＮチャネルＭＯＳトラン゛ジスタＴａ、Ｐチ
ャネルＭＯ８）ランジスタＴ（ｌ ｅダイオードＤ、
、 Ｄ、 、コンデンサＣを用いて構成されたプートス
トラップ回路を使用した回路であり、その他の部分は加
速回路６と同様の構成である。ＭＯＳトランジスタＴ８
のドレインは高電位側の電源ＶＯＯ（Ｏｖ）に、ソース
はダイ、オードＤ１のカソードにそれぞれ接続され、ゲ
ートにはＭＯＳ ）ランジスタＴ９のソース及びダイオ
ードＤ４のカソードに接続され、コンデンサＣを介して
ＭＯ８０８回路同相出力信号Ｖｏが印加される。ＭＯＳ
）ランジスタＴ＠のドレインはダイオードＤ８のカソ
ードに接続され、ゲートには制御回路５の出力の制御信
号Ｖｏが印加される。
施例の加速回路６０代りに加速回路７を使用した回路で
ある。加速回路７は、加速回路６におゆるＥＣＬ回路２
の入力信号Ｖ工の立上り時間を高速化するための回路素
子であるＭＯＳ ）ランジスタＴ＊ ｔ Ｔａ 、Ｔ４
の代りに、ＮチャネルＭＯＳトラン゛ジスタＴａ、Ｐチ
ャネルＭＯ８）ランジスタＴ（ｌ ｅダイオードＤ、
、 Ｄ、 、コンデンサＣを用いて構成されたプートス
トラップ回路を使用した回路であり、その他の部分は加
速回路６と同様の構成である。ＭＯＳトランジスタＴ８
のドレインは高電位側の電源ＶＯＯ（Ｏｖ）に、ソース
はダイ、オードＤ１のカソードにそれぞれ接続され、ゲ
ートにはＭＯＳ ）ランジスタＴ９のソース及びダイオ
ードＤ４のカソードに接続され、コンデンサＣを介して
ＭＯ８０８回路同相出力信号Ｖｏが印加される。ＭＯＳ
）ランジスタＴ＠のドレインはダイオードＤ８のカソ
ードに接続され、ゲートには制御回路５の出力の制御信
号Ｖｏが印加される。
ダイオードＤ、 、 Ｄ、は高電位側の電源Ｖｏａ（Ｏ
Ｖ）とＭＯＳ ）ランジスタＴ８のゲートの間に直列接
続の形でそう人されている。
Ｖ）とＭＯＳ ）ランジスタＴ８のゲートの間に直列接
続の形でそう人されている。
以下、第４の実施例の回路動作について説明する。ＭＯ
８０８回路同相出力信号■が低レベルｖｏＬ（−５Ｖ）
の時、ＥＣＬ回路２の入力信号ＶＸは低レベルｖ工りで
あり、制御回路５の出力の制御信号Ｖｏは高レベルＶＯ
Ｈである。そのため、 ＭＯＳ ）ランジスタＴ、は非
導通状態であり、ＭＯＳ ）ランジスタＴ６のゲート電
圧は、高電位側の電源ＶＯＯの電圧（Ｏｖ）よりダイオ
ードＤａとＤ４の順方向電圧の和（約１．６ Ｖ ）だ
け低い値、すなわち約−ｔ６Ｖになり、Ｍｏｓトランジ
スタＴ６は非導通状態になっている。次に、ＭＯ８０８
回路同相出力信号Ｖｏが低レベルＶＯＬ （−５Ｖ）か
ら高レベルＶｏ■（Ｏｖ）に立上った時、コンデンサＣ
のブートストラップ効果によりＭＯＳ トランジスタＴ
８のゲート電圧は約−１，６ｖから高電位側の電源ＶＯ
Ｏの電圧（Ｏｖ）以上に上昇する。従って、 ＭＯＳト
ランジスタＴ８は非導通状態から導通状態になり、ＥＣ
Ｌ回路２の入力信号Ｖｒを低レベルＶＩＬから高レベル
ｖｘＨに急速に立上げる。制御回路５はＥＣＬ回路２の
入力信号ＶＸが低レベルＶＩＬから高レベルｖｘｍに変
化したことを検出し、制御信号狗を高レベルＶＯＨから
低レベルＶＯＬに立下げる。そのため、ＭＯＳトランジ
スタＴ９は導通状態になり、ＭＯＳ ）ランジスタＴ８
のゲート電圧はそのソース電圧（ＥｃＬ回路の入力信号
の高レベルＶｘｕ ）と等しくなる。従って、ＭＯＳ
）ランジスタＴ８は再び非導通状態になり、 ＥＣＩ。
８０８回路同相出力信号■が低レベルｖｏＬ（−５Ｖ）
の時、ＥＣＬ回路２の入力信号ＶＸは低レベルｖ工りで
あり、制御回路５の出力の制御信号Ｖｏは高レベルＶＯ
Ｈである。そのため、 ＭＯＳ ）ランジスタＴ、は非
導通状態であり、ＭＯＳ ）ランジスタＴ６のゲート電
圧は、高電位側の電源ＶＯＯの電圧（Ｏｖ）よりダイオ
ードＤａとＤ４の順方向電圧の和（約１．６ Ｖ ）だ
け低い値、すなわち約−ｔ６Ｖになり、Ｍｏｓトランジ
スタＴ６は非導通状態になっている。次に、ＭＯ８０８
回路同相出力信号Ｖｏが低レベルＶＯＬ （−５Ｖ）か
ら高レベルＶｏ■（Ｏｖ）に立上った時、コンデンサＣ
のブートストラップ効果によりＭＯＳ トランジスタＴ
８のゲート電圧は約−１，６ｖから高電位側の電源ＶＯ
Ｏの電圧（Ｏｖ）以上に上昇する。従って、 ＭＯＳト
ランジスタＴ８は非導通状態から導通状態になり、ＥＣ
Ｌ回路２の入力信号Ｖｒを低レベルＶＩＬから高レベル
ｖｘＨに急速に立上げる。制御回路５はＥＣＬ回路２の
入力信号ＶＸが低レベルＶＩＬから高レベルｖｘｍに変
化したことを検出し、制御信号狗を高レベルＶＯＨから
低レベルＶＯＬに立下げる。そのため、ＭＯＳトランジ
スタＴ９は導通状態になり、ＭＯＳ ）ランジスタＴ８
のゲート電圧はそのソース電圧（ＥｃＬ回路の入力信号
の高レベルＶｘｕ ）と等しくなる。従って、ＭＯＳ
）ランジスタＴ８は再び非導通状態になり、 ＥＣＩ。
回路２の入力信号ｖ工は、レベル変換回路６によって高
レベルＶｎｉに保持され、 ＥＣＬの高レベル規格値を
満足する。ＩＣＬ回路２の出力信号Ｖ、が高レベルＶｎ
ｌから低レベルｖｘＩ、に立下る時は、第６の実施例の
回路動作と同様である。
レベルＶｎｉに保持され、 ＥＣＬの高レベル規格値を
満足する。ＩＣＬ回路２の出力信号Ｖ、が高レベルＶｎ
ｌから低レベルｖｘＩ、に立下る時は、第６の実施例の
回路動作と同様である。
なお、以上説明した第１．第２．第６．第４の実施例で
はＭＯＳ）ランジスタを使用したが、他の種類の電界効
果トランジスタを使用できることはいうまでもない。
はＭＯＳ）ランジスタを使用したが、他の種類の電界効
果トランジスタを使用できることはいうまでもない。
発明の詳細
な説明したように、本発明のレベル変換回路はＭＯＳ
）ランジスタとダイオードを用いる構成であるから、Ｍ
Ｏ８回路の製造プロセスの工程数を増加させることなく
レベル変換回路をＭＯ８回路と同一基板上に集積化でき
、しかもＭＯＳレベルをＷＣＬレベルに変換する時、Ｅ
ＣＬレベルの規格値を満足できる利点がある。更に、Ｅ
ＣＬ信号の立上り・立下り時間を高速化する加速回路を
付加することによりレベル変換動作の高速化が図れる利
点がある。
）ランジスタとダイオードを用いる構成であるから、Ｍ
Ｏ８回路の製造プロセスの工程数を増加させることなく
レベル変換回路をＭＯ８回路と同一基板上に集積化でき
、しかもＭＯＳレベルをＷＣＬレベルに変換する時、Ｅ
ＣＬレベルの規格値を満足できる利点がある。更に、Ｅ
ＣＬ信号の立上り・立下り時間を高速化する加速回路を
付加することによりレベル変換動作の高速化が図れる利
点がある。
第１図は従来のレベル変換回路図、第２図は本発明の第
１の実施例のレベル変換回路図、第３図は本発明の第２
の実施例のレベル変換回路図、第４図は本発明の第３の
実施例のレベル変換回路図、第５図は本発明の第４の実
施例のレベル変換回路図である。 １・・・ＭＯ８回路、２・・・ＥＣＬ回路、３・・・レ
ベル変換回路、４・・・加速回路、５・・・制御回路、
Ｅ・・・排他的論理和回路、Ｂ・・・３値出力の出力バ
ッファ回路、Ｔ、−Ｔ＠・・・ＭＯＳトランジスタ、Ｄ
１〜Ｄ、・・・ダイオード、Ｃ・・・コンデンサ、ＶＯ
Ｏ・・・高電位側の電源、Ｖ■・・・低電位側の電源、
Ｖｏ・・・ＭＯ８回路の同相出力信号、Ｖｏ・・・ＭＯ
８回路の逆相出力信号、ｖＩ・・・ＥＣＬ回路の入力信
号、Ｖｏ・・・制御信号、ｖＢ・・・排他的論理和回路
の出力信号 特許出願人 日本電信電話公社
１の実施例のレベル変換回路図、第３図は本発明の第２
の実施例のレベル変換回路図、第４図は本発明の第３の
実施例のレベル変換回路図、第５図は本発明の第４の実
施例のレベル変換回路図である。 １・・・ＭＯ８回路、２・・・ＥＣＬ回路、３・・・レ
ベル変換回路、４・・・加速回路、５・・・制御回路、
Ｅ・・・排他的論理和回路、Ｂ・・・３値出力の出力バ
ッファ回路、Ｔ、−Ｔ＠・・・ＭＯＳトランジスタ、Ｄ
１〜Ｄ、・・・ダイオード、Ｃ・・・コンデンサ、ＶＯ
Ｏ・・・高電位側の電源、Ｖ■・・・低電位側の電源、
Ｖｏ・・・ＭＯ８回路の同相出力信号、Ｖｏ・・・ＭＯ
８回路の逆相出力信号、ｖＩ・・・ＥＣＬ回路の入力信
号、Ｖｏ・・・制御信号、ｖＢ・・・排他的論理和回路
の出力信号 特許出願人 日本電信電話公社
Claims (2)
- （１） ソースを高電位側電源に接続し、ドレインを第
１のダイオードのアノードに接続し、ゲートを信号入力
端子とする電界効果トランジスタと、アノードおよびカ
ソードをそれぞれ該電界効果トランジスタのソースおよ
びドレインに接続した第２のダイオードと、カソードを
信号出力端子とする前記第１のダイオードとからなるこ
とを特徴とするレベル変換回路。 - （２） ソースを高電位側電源に接続し、ドレインを第
１のダイオードのアノードに接続し、ゲートを信号入力
端子とする電界効果トランジスタと、アノードおよびカ
ソードをそれぞれ該電界効果トランジスタのソースおよ
びドレインに接続した第２のダイオードと、カソードを
信号出力端子とする前記第１のダイオードとからなり、
該電界効果トランジスタの信号入力端子と該第１のダイ
オードの信号出力端子間に、６値出力の出力バッファ回
路と、該出力バッファ回路および該第１のダイオ−Ｖの
信号出力端子の出力信号レベルの変化を検出した結果を
出力する制御回路と、該電界効果トランジスタの信号入
力端子の入力信号と該制御回路の出力信号との排他的論
理和をとった論理和出力により該出力バッファ回路の出
力を制御する排他的論理和回路とからなる加速回路を付
加したことを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109019A JPS601922A (ja) | 1983-06-17 | 1983-06-17 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109019A JPS601922A (ja) | 1983-06-17 | 1983-06-17 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601922A true JPS601922A (ja) | 1985-01-08 |
Family
ID=14499522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109019A Pending JPS601922A (ja) | 1983-06-17 | 1983-06-17 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601922A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63313916A (ja) * | 1987-06-16 | 1988-12-22 | Nec Corp | レベル変換回路 |
| US5043607A (en) * | 1989-06-23 | 1991-08-27 | Thomson Composants Microondes | Output interface circuit between two circuits of different natures |
-
1983
- 1983-06-17 JP JP58109019A patent/JPS601922A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63313916A (ja) * | 1987-06-16 | 1988-12-22 | Nec Corp | レベル変換回路 |
| US5043607A (en) * | 1989-06-23 | 1991-08-27 | Thomson Composants Microondes | Output interface circuit between two circuits of different natures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0935345B1 (en) | Differential switching circuitry | |
| KR100405814B1 (ko) | 출력회로 | |
| US4217502A (en) | Converter producing three output states | |
| US5440249A (en) | Voltage level translator circuit with cascoded output transistors | |
| US4150308A (en) | CMOS level shifter | |
| US4782251A (en) | Level conversion circuit | |
| US5012137A (en) | ECL-CMOS converter | |
| JPS63187728A (ja) | 電気回路 | |
| IE861394L (en) | Input buffer | |
| JPH07118642B2 (ja) | レベル変換回路 | |
| US20200350916A1 (en) | Level shifter circuit and method of operating the same | |
| US20110316505A1 (en) | Output Buffer With Improved Output Signal Quality | |
| JPH03149920A (ja) | 電圧変換器 | |
| JPH02168722A (ja) | Ｔｔｌからｅｃｌへの入力変換器／ドライバ回路 | |
| JPS6157118A (ja) | レベル変換回路 | |
| US5214317A (en) | CMOS to ECL translator with incorporated latch | |
| US5059829A (en) | Logic level shifting circuit with minimal delay | |
| US10348305B2 (en) | Level shift circuit | |
| US4031409A (en) | Signal converter circuit | |
| JPH06204845A (ja) | Ｂｉｃｍｏｓレベル変換回路 | |
| US5311075A (en) | Level shifting CMOS integrated circuits | |
| JPS601922A (ja) | レベル変換回路 | |
| JP2620265B2 (ja) | 電流スイッチ | |
| JP2001285045A (ja) | 電流比較型ラッチ | |
| KR920004343B1 (ko) | 인터페이스 회로 |