JPS60167472A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体装置の製造方法に関するもので、特
に電気的に書込み・消去が可能な不揮発性メモリの製造
方法の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method for manufacturing a semiconductor device, and particularly to an improvement in a method for manufacturing a nonvolatile memory that can be electrically written and erased.
［従来技術］ ゛
従来、この種の装置として、第１図に示す３層ポリシリ
コンゲート構造の不揮発性メモリがあった。図において
、半導体基体１の上にゲート絶縁膜７が形成されている
。ポリシリコンからなるゲート２は、ゲート絶縁膜７の
上で半導体基体１に平行に延びており、ゲート２の上面
および側面には小突起群（凹凸）６が形成されている。[Prior Art] Conventionally, as a device of this type, there has been a nonvolatile memory having a three-layer polysilicon gate structure shown in FIG. In the figure, a gate insulating film 7 is formed on a semiconductor substrate 1 . A gate 2 made of polysilicon extends parallel to the semiconductor substrate 1 on a gate insulating film 7, and small protrusions (irregularities) 6 are formed on the top and side surfaces of the gate 2.
ゲート２の上には、シリコン酸化膜からなる層間絶縁膜
２０が形成されている。ポリシリコンからなる階段状の
７０−ティングゲート３は、その一部はゲート絶縁膜７
の上で、他の一部は層間絶縁膜２０の上で半導体基体１
に平行に延びており、７０−ティングゲート３の上面お
よび側面には小突起群（凹凸）６が形成されている。フ
ローティングゲート３の上には、シリコン酸化膜からな
る層間絶縁膜２１が形成されている。ポリシリコンから
なる階段状のグー１〜４は、その一部はゲート絶縁膜７
の上で、他の一部は層間絶縁１２１の上で半導体基体１
に平行に延びている。ゲート絶縁膜７、層間＠縁膜２０
，２１、ゲート４のまわり蚤よＰＳＧ＊５で覆われてい
る。An interlayer insulating film 20 made of a silicon oxide film is formed on the gate 2. A part of the stepped 70-ring gate 3 made of polysilicon is covered with a gate insulating film 7.
The other part is on the interlayer insulating film 20.
A group of small protrusions (irregularities) 6 are formed on the top and side surfaces of the 70-ting gate 3 . An interlayer insulating film 21 made of a silicon oxide film is formed on the floating gate 3. A part of the step-like gooses 1 to 4 made of polysilicon are formed by the gate insulating film 7.
The other part is on the interlayer insulation 121.
extends parallel to. Gate insulating film 7, interlayer @ edge film 20
, 21, The area around gate 4 is covered with PSG*5.
７０−ティングゲート型の電気的に書込み・消去可能な
不揮発性メモリ（ＥＥＰＲＯＭ）において１よ、そのフ
ローティンググー１へに電子が蓄えられているかいない
かにより、ＩＩ １１＋ 、１１ Ｑ ＴＴの２１ｍ情
報が記憶されている。フローティングゲート３に、電子
を蓄積する場合は、ゲート２から矢印方向に向かってフ
ローテイングゲート３に電子をトンネルさせることによ
り行なう。また、７０−ティングゲート３から蓄積され
た電子を除去する場合は、７０−テインググート３から
矢印方向に向かってゲート４に電子をトンネルさせるこ
とにより行なう。電子のトンネリングを効率的に行なわ
せるためには、ゲートの上面および側面に小突起群（凹
凸）６を形成するのが効果的である。すなわち、この小
突起の頂点部分では電界の集中が起こるため電子の放出
が促進され、ゲート間の層間絶縁１ｉＩ２０．２１の膜
厚が厚くても、電子のトンネル電流が効率良く流れるか
らである。In a 70-gate type electrically programmable and erasable non-volatile memory (EEPROM), the 21m information of II 11+ and 11 Q TT is stored depending on whether or not electrons are stored in the floating gate 1. remembered. When electrons are stored in the floating gate 3, the electrons are tunneled from the gate 2 to the floating gate 3 in the direction of the arrow. Further, when the electrons accumulated from the 70-ting gate 3 are removed, the electrons are tunneled from the 70-ting gate 3 to the gate 4 in the direction of the arrow. In order to efficiently tunnel electrons, it is effective to form small protrusions (irregularities) 6 on the top and side surfaces of the gate. In other words, electric field concentration occurs at the apex of the small protrusion, promoting electron emission, and electron tunneling current flows efficiently even if the interlayer insulation 1iI20.21 between the gates is thick.
次に、この３Ｎポリシリコン構造の不揮発性メモリの製
造方法を概略的に説明すると、半導体基体１の上にゲー
ト絶縁膜７を形成し、ゲート絶縁膜７の上にゲート２を
形成し、この第１のグー１−２を酸化してその上面と側
面に小突起群（凹凸）６を形成しかつゲート２の上に層
間絶縁膜２０を形成する。次に、ゲート絶縁膜７と層間
絶縁１１２０の−Ｆに７０−ティングゲート３を階段状
に形成し、この７０−ティングゲート３を酸化してその
上面と側面に小突起群（凹凸）６を形成しかつ７０−テ
ィングゲート３の上に層間絶縁膜２１を階段状に形成す
る。次に、ゲート絶縁膜７と層間絶縁ｌｌＩ２１の上に
ゲート４を階段状に形成する。最後に、ゲート絶縁膜７
、層間絶縁１！２０．２１、グー１−４のまわりをＰＳ
ＧＩＩ１５で覆う。Next, a method for manufacturing a nonvolatile memory having a 3N polysilicon structure will be briefly described. A gate insulating film 7 is formed on the semiconductor substrate 1, a gate 2 is formed on the gate insulating film 7, and The first goo 1-2 is oxidized to form small protrusions (irregularities) 6 on its top and side surfaces, and an interlayer insulating film 20 is formed on the gate 2. Next, a 70-ting gate 3 is formed in a stepped manner on the -F of the gate insulating film 7 and the interlayer insulation 1120, and the 70-ting gate 3 is oxidized to form small protrusions (irregularities) 6 on its top and side surfaces. Then, an interlayer insulating film 21 is formed in a stepped manner on the 70-ring gate 3. Next, the gate 4 is formed in a step-like manner on the gate insulating film 7 and the interlayer insulating llI21. Finally, the gate insulating film 7
, PS around interlayer insulation 1!20.21, goo 1-4
Cover with GII15.
ところで、ゲートの上面と側面の小突起群（凹凸）６は
、上述のｌ！ｌＪ造方法では、ポリシリコンを蒸着して
バターニングを行なって形成されたゲートを成る一定の
温度で酸化することにより形成するため、ゲートの上面
および側面には形成することは可能だが、ゲートの下面
に形成することは不可能であった。このため、７０−テ
ィングゲート５−
３に電子を蓄積する場合と７０−ティングゲート３から
蓄積された電子を除去する場合とでは、前述ごとく、２
つの異なる経路、すなわち層間絶縁膜２０内の経路と層
間絶縁膜２１内の経路で電子をトンネルさせる必要があ
り、このため半導体装置の構造としては、第１図に示す
ような３ＩｌＮポリシリコン構造をとらざるを得ない。By the way, the small protrusions (irregularities) 6 on the top and side surfaces of the gate are the l! In the LJ manufacturing method, the gate is formed by depositing polysilicon and buttering it, and then oxidizing it at a constant temperature, so it is possible to form it on the top and side surfaces of the gate. It was impossible to form it on the lower surface. Therefore, as mentioned above, when accumulating electrons in the 70-ting gate 5-3 and when removing accumulated electrons from the 70-ting gate 3,
It is necessary to tunnel electrons through two different paths, namely, a path within the interlayer insulating film 20 and a path within the interlayer insulating film 21. Therefore, the structure of the semiconductor device is a 3IIN polysilicon structure as shown in FIG. I have no choice but to take it.
しかし、このような構造であると、電子のトンネリング
のプロセスは、２つの異なる経路を有して複雑であり、
またメモリセルの面積も太き（なるという欠点があった
。さらに、より多くの電子をトンネルさせるためには、
シリコンとの界面に生じる電位障壁が、シリコン酸化膜
よりもより低くなる＄８緑膜とする必要がある。However, with such a structure, the electron tunneling process is complicated with two different paths.
In addition, the area of the memory cell was also large.Furthermore, in order to tunnel more electrons,
It is necessary to use a $8 green film in which the potential barrier generated at the interface with silicon is lower than that of a silicon oxide film.
［発明の概要］
それゆえに、この発明の目的は、基体に平行に延びかつ
窒化膜を介して対向して埋設される２つのゲートを備え
、これらのゲートの相対向する面には凹凸が形成されて
いる２層ゲート構造の半導体装置の製造を可能にする改
良された方法を提供６−
することである。[Summary of the Invention] Therefore, an object of the present invention is to provide two gates that extend parallel to a substrate and are buried opposite to each other with a nitride film interposed therebetween, and to form unevenness on opposing surfaces of these gates. An object of the present invention is to provide an improved method for manufacturing a semiconductor device having a two-layer gate structure.
この発明を要約すれば、半導体基体の−Ｅに第１の絶縁
膜を形成し、この絶縁膜の上に第１のゲートを形成し、
この第１のゲートの上面に凹凸を形成し、第１のゲート
の上に窒化膜を形成し、次に、この窒化膜の上面に凹凸
を形成し、この凹凸を有する窒化膜の上に第１のゲート
と対向して第２のゲートを形成し、最模に、絶帽り窒化
膜および第２のグー１−をＰＳＧ膜で覆う半導体装置の
製造方法である。To summarize the invention, a first insulating film is formed on -E of a semiconductor substrate, a first gate is formed on this insulating film,
An unevenness is formed on the upper surface of the first gate, a nitride film is formed on the first gate, an unevenness is formed on the upper surface of this nitride film, and a third layer is formed on the nitride film having the unevenness. In this method of manufacturing a semiconductor device, a second gate is formed opposite to the first gate, and the second gate 1- is covered with a PSG film.
この発明の、ト述の目的およびその他の目的と特徴は、
以下に図面を参照１ノで行なう詳細な説明から一層明ら
かとなろう。The above-mentioned objects and other objects and features of this invention are as follows:
It will become clearer from the detailed description given below with reference to the drawings.
［発明の実施例］
第２図は、この発明の方法によって製造された半導体装
１の例を示す図である。なお、この第２図において第１
図と同様の部分には同じ参照番号を付している。図にお
いて、半導体基体１の上にゲート絶縁膜７が形成されて
いる。第１のゲートであるポリシリコンからなるフロー
ティングゲート８は、ゲート絶縁膜７の上で半導体基体
１に平行に延びている。フローティングゲート８の上に
はシリコン窒化膜からなる暖間絶縁膜９が形成されてい
る。第２のゲートであるポリシリコンからなるコントロ
ールゲート１０は、層間絶縁Ｉ！Ｉ９の上で半導体基体
１に平行に延びかつフローティングゲート８と対向して
いる。フローティングゲート８の上面およびコントロー
ルゲート１０の下面には、それぞれ小突起群（凹凸＞６
．１１が形成されている。そしてゲート絶縁１！＊７
、層間絶！！膜９およびコントロールゲート１０のまわ
りは、ＰＳＧ膜５０で覆われている。[Embodiments of the Invention] FIG. 2 is a diagram showing an example of a semiconductor device 1 manufactured by the method of the invention. In addition, in this figure 2, the first
Parts similar to those in the figures are given the same reference numbers. In the figure, a gate insulating film 7 is formed on a semiconductor substrate 1 . A floating gate 8 made of polysilicon, which is a first gate, extends parallel to the semiconductor substrate 1 on the gate insulating film 7 . A warm insulating film 9 made of a silicon nitride film is formed on the floating gate 8 . The control gate 10 made of polysilicon, which is the second gate, has interlayer insulation I! It extends parallel to the semiconductor substrate 1 on I9 and faces the floating gate 8. The upper surface of the floating gate 8 and the lower surface of the control gate 10 each have a group of small protrusions (irregularities>6
．． 11 is formed. And gate insulation 1! *7
, interlayered! ! The film 9 and the control gate 10 are covered with a PSG film 50.
フローティングゲ・・ト０に電子を蓄積づる場合は、コ
ントロールゲート１０から矢印の方向に向かってフロー
ティングゲート８に電子を］〜シネルさせることにより
行なう。この場合、コントロールゲート１０の下面に形
成された小突起群（凹凸）１１に電界が集中するため、
電子の放出が促進され、効率的に電子の蓄積が行なえる
。一方、フローティングゲート８に蓄積された電子を除
去する場合は、フローティングゲート８から矢印の方向
に向かってコントロールゲート１０に電子をトンネルさ
せることにより行なう。この場合、フローティングゲー
ト８の上面に形成された小突起群（凹凸）６に電界が集
中するため、電子の放出が促進され、効率的に電子の除
去が行なえる。したがって、電子の移動は、フローティ
ングゲート８とコントロールゲート１０間の層間絶縁Ｍ
９内の同一の経路で可能となる。さらに、層間絶縁膜９
をシリコン窒化膜としたことにより、シリコン酸化膜の
場合よりポリシリコンとの界面に生じる電位ｗ４ｍが低
くなるために、より低い電界で電子のトンネルを生じさ
せることが可能となる。When electrons are stored in the floating gate 0, the electrons are transferred from the control gate 10 to the floating gate 8 in the direction of the arrow. In this case, the electric field concentrates on the small projections (irregularities) 11 formed on the lower surface of the control gate 10.
Emission of electrons is promoted and electrons can be stored efficiently. On the other hand, when removing the electrons accumulated in the floating gate 8, the electrons are tunneled from the floating gate 8 to the control gate 10 in the direction of the arrow. In this case, since the electric field is concentrated on the small projections (irregularities) 6 formed on the upper surface of the floating gate 8, electron emission is promoted and electrons can be efficiently removed. Therefore, the movement of electrons is caused by the interlayer insulation M between the floating gate 8 and the control gate 10.
This is possible using the same route within 9. Furthermore, the interlayer insulating film 9
By using a silicon nitride film, the potential w4m generated at the interface with polysilicon is lower than in the case of a silicon oxide film, so that electron tunneling can be caused with a lower electric field.
次に、第３図（ａ ）〜（ｈ）は、この発明の半導体装
置の製造方法の一実施例を示す図である。Next, FIGS. 3(a) to 3(h) are diagrams showing an embodiment of the method for manufacturing a semiconductor device of the present invention.
なお、この第３図（ａ）〜（れ）において、！！１図お
よび第２図と同様の部分には同じ参照番号を付している
。In addition, in this Figure 3 (a) to (re),! ! Parts similar to those in FIGS. 1 and 2 are given the same reference numbers.
初めに、第３図（ａ ）に示すように、半導体基体１を
酸化し、半導体基体１の上にゲート絶縁膜９−
７を形成する。それからゲート絶縁１ｌ１７の上にポリ
シリコンを蒸着し、パターニングを行なって第１のゲー
トであるフローティングゲート８を形成する。First, as shown in FIG. 3(a), the semiconductor substrate 1 is oxidized and a gate insulating film 9-7 is formed on the semiconductor substrate 1. Polysilicon is then deposited on the gate insulator 1l17 and patterned to form a floating gate 8, which is the first gate.
次に、第３図（ｂ）に示すように、フローティングゲー
ト８を成る一定温度で酸化することにより、フローティ
ングゲート８とシリコン酸化膜３０の界面に小突起群（
凹凸）６を形成する。Next, as shown in FIG. 3(b), by oxidizing the floating gate 8 at a constant temperature, a group of small protrusions (
(unevenness) 6 is formed.
次に、第３図（Ｃ）に示すように、シリコン酸化膜３０
をエツチングにより除去し、その後、７０−ティングゲ
ート８の上にシリコン窒化膜からなる層間絶縁ｌｌｌ９
を形成する。Next, as shown in FIG. 3(C), a silicon oxide film 30
is removed by etching, and then an interlayer insulator made of a silicon nitride film is formed on the 70-ting gate 8.
form.
次に、第３図（ｄ ）に示すように、層間絶縁膜９のま
わりにレジスＩ・１２を塗布し、層間絶縁膜９の上面１
５のレジスト１２を除去する。Next, as shown in FIG. 3(d), a resist I.12 is applied around the interlayer insulating film 9, and the upper surface of the interlayer insulating film 9 is
The resist 12 of No. 5 is removed.
次に、第３図（＋３）に示すように、層間絶縁膜９の上
面１５にシリコンを蒸着し、これを微細な多数の島状に
成長させてシリコンの島１３を形成する。このとき、シ
リコンの島１３の径が数１０１０−
なるように制御を行なう。Next, as shown in FIG. 3 (+3), silicon is deposited on the upper surface 15 of the interlayer insulating film 9, and is grown into many fine island shapes to form silicon islands 13. At this time, control is performed so that the diameter of the silicon island 13 is several 1010 mm.
次に、第３図（「）に示すように、これを窒素雰囲気中
に置き、蒸着したシリロンを窒化させる。Next, as shown in FIG. 3 (), this is placed in a nitrogen atmosphere to nitride the deposited silylon.
このとぎ、層間絶縁膜９の上面には、層間絶縁膜９と同
質のシリコン窒化物からなる小突起Ｉｆ￥（凹凸）１４
が形成される。At this point, on the upper surface of the interlayer insulating film 9, small protrusions If\(unevenness) 14 made of silicon nitride of the same quality as the interlayer insulating film 9 are formed.
is formed.
次に、第３図（（］ ）に示すように、Ｍ間給縁膜９の
まわりのレジスト１２を除去する。それから小突起群１
４の上にポリシリコンを蒸着し、パターニングを行なっ
て第２のグーｌ−であるコントロールグー１〜１０を形
成すると、：１ントロールゲート１０の下面に、小突起
群（凹凸）１１が形成されることになＱ、。Next, as shown in FIG.
When polysilicon is vapor-deposited on 4 and patterned to form control groups 1 to 10, which are the second groups 1-, a group of small protrusions (irregularities) 11 are formed on the lower surface of the control gate 10. Especially Q.
最後に、第３図（［Ｉ）に示すように、ゲート絶縁ＭＡ
’Ｉ Ｘ層間結Ｉｉ１膜９およびコン；・ロールゲー
ト１０のまわりをＰ Ｓ Ｇ膜５０で覆う。Finally, as shown in FIG. 3 ([I), the gate insulation MA
'IX interlayer condensation Ii1 film 9 and control roll gate 10 are covered with PSG film 50.
以上のようなＩ！ｌ造方法により、従来の製造技術では
不可能であったポリシリコンからなるコントロールグー
１への１７面に小突起群（凹凸）１１を形成することが
可能となる。I like the above! The manufacturing method makes it possible to form small protrusions (irregularities) 11 on 17 surfaces of the control goo 1 made of polysilicon, which was impossible with conventional manufacturing techniques.
第４図＜ａ＞〜（Ｃ）は、この発明の半導体装置の製造
方法の他の実施例を示す図である。なお、この第４図（
ａ）〜（Ｃ）において、第１図〜第３図と同様の部分に
は同じ参照番号を付ししている。初めに、第３図（１１
＞と同様に、第４図（ａ）に示すように、半導体基体１
の上にゲート絶縁膜７を形成し、グー１〜絶縁膜７の上
に７０−ティングゲート８０を形成する。FIGS. 4A to 4C are diagrams showing other embodiments of the method for manufacturing a semiconductor device of the present invention. Furthermore, this figure 4 (
In a) to (C), the same parts as in FIGS. 1 to 3 are given the same reference numbers. First, Figure 3 (11
>, as shown in FIG. 4(a), the semiconductor substrate 1
A gate insulating film 7 is formed on the gate insulating film 7, and a 70-ting gate 80 is formed on the insulating films 1 to 7.
次に、第４図（ｂ）に示すように、フローティングゲー
ト８０の上面に、Ａ、ｒ、Ｘｅなどの希ガスイオンの衝
撃を加えて小突起群（凹凸）６を形成する。Next, as shown in FIG. 4(b), small protrusions (irregularities) 6 are formed on the upper surface of the floating gate 80 by bombarding with rare gas ions such as A, r, and Xe.
次に、第４図（Ｃ）に示すように、７０−ティングゲー
ト８０の上面にシリコン窒化膜からなる層間絶縁膜９を
形成する。Next, as shown in FIG. 4C, an interlayer insulating film 9 made of a silicon nitride film is formed on the upper surface of the 70-ring gate 80.
以下、第３図（ｄ ）〜（ｈ）と同様の方法を経て、コ
ントロールゲートの下面に小突起群（凹凸）１１を形成
することが可能となる。Thereafter, through the same method as shown in FIGS. 3(d) to 3(h), it becomes possible to form small protrusions (irregularities) 11 on the lower surface of the control gate.
また、シリコン窒化膜からなる層間絶縁１１１９の上面
に小突起群（凹凸）１４を形成する他の方法として、第
３図（ｄ ）の層間絶縁膜９の上面１５のレジストを除
去した段階で、層間絶縁膜９の上面にＡｒ、Ｘｅなどの
希ガスイオンの衝撃を加えて形成することも可能である
。そして前述と同様に、この小突起群（凹凸）１４の上
にポリシリコンを蒸着し、パターニングを行なってコン
トロールゲートを形成すれば、コントロールゲートの下
面に小突起群（凹凸）１１が形成される。In addition, as another method for forming small protrusions (irregularities) 14 on the upper surface of the interlayer insulating film 1119 made of a silicon nitride film, at the stage of removing the resist on the upper surface 15 of the interlayer insulating film 9 shown in FIG. 3(d), It is also possible to form the layer by bombarding the upper surface of the interlayer insulating film 9 with ions of a rare gas such as Ar or Xe. Then, in the same manner as described above, polysilicon is deposited on the small protrusions (unevenness) 14 and patterned to form a control gate, so that the small protrusion group (unevenness) 11 is formed on the lower surface of the control gate. .
Ｅ発明の効果］
以上のように、この発明の方法によって製造される半導
体装置によれば、７日−ティングゲートとコントロール
ゲートが窒化膜を介して互いに平行に対向して形成され
かつフローティングゲートの上面およびコントロールゲ
ートの下面に小突起群（凹凸）が形成されるので、フロ
ーティングゲートへの電子の蓄積、７０−ティングゲー
トからの電子の除去の場合に、電子の移動が１つの窒化
膜内の同一の経路で可能となる。このため、電子のトン
ネル電流のプロセスを簡易化することができ、またメモ
リセルの面積を大幅に縮小すること１３−
ができる。さらに、フローティングゲートとコントロー
ルゲート間をシリコン窒化膜として、ポリシリコンとの
界面に生じる電位障壁を下げたことにより、より多くの
トンネル電流を流すことが可能となる。[Effects of the Invention] As described above, according to the semiconductor device manufactured by the method of the present invention, the floating gate and the control gate are formed parallel to each other and face each other with the nitride film interposed therebetween, and the floating gate is Since small protrusions (irregularities) are formed on the upper surface and the lower surface of the control gate, when electrons are accumulated in the floating gate or removed from the 70-ting gate, the movement of electrons is limited to within one nitride film. This is possible through the same route. Therefore, the electron tunneling current process can be simplified, and the area of the memory cell can be significantly reduced. Furthermore, by using a silicon nitride film between the floating gate and the control gate to lower the potential barrier generated at the interface with polysilicon, it becomes possible to flow more tunnel current.
また、この発明の方法によれば、基体に平行に延びかつ
窒化膜を介して対向して埋設されるコントロールゲート
およびフローティングゲ−１・を備え、これらのゲート
の相対向する面には凹凸が形成さている２１！ゲート構
造の半導体ａｔの製造が可能となる。このため、従来の
３層ゲート構造に比べて、その製造工程の簡易化、短縮
化を図ることができる。Further, according to the method of the present invention, a control gate and a floating gate 1 are provided which extend parallel to the substrate and are buried opposite to each other through a nitride film, and the opposing surfaces of these gates have irregularities. 21 is forming! It becomes possible to manufacture a semiconductor AT having a gate structure. Therefore, compared to the conventional three-layer gate structure, the manufacturing process can be simplified and shortened.
【図面の簡単な説明】
第１図は、従来の３１ポリシリコンゲート構造の不揮発
性メモリを示す図である。
第２図は、この発明の方法によって製造された半導体装
置の例を示す図である。
第３図（ａ ＞、（ｂ ）、（Ｃ）、（ｄ ＞、（ｅ
）、（ｉ、（ｇ）、（ｈ）は、この発明の半導体１４−
装置の製造方法のプロセスの一実施例を示す図である。
第４図（ａ）、（１１）、（Ｃ）は、この発明の手導体
装置の製造方法のプロセスの他の実施例を示す図である
。
図におい−Ｕ１１は半導体基体、２．４はゲート、３は
フローティングゲート、５．５０はＰＳＧ膜、６はフロ
ーティングゲートの上面の小突起８￥（凹凸）、７はゲ
ート絶縁膜、８．８０はフローティングゲート、９はシ
リ」ン窒化膜からなる層間絶縁膜、１０はコントロール
グー１−１１１はコントロールゲートの下面の小突起１
￥（凹凸）、１２はレジスト、１３はシリコンの島、１
４は層間絶縁膜の上面の小突起群（凹凸）、３０はシリ
コン酸化Ｉｌ’ｌ ｔ−ある。
代 理 人 大 岩 増 雄
＝１５−
躬１図
把２図
箔３図
（ａ）
￥３ ＩＩ
（ｄ）
某 ３１刀
躬４図
（ｄ）BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing a conventional 31-polysilicon gate structure nonvolatile memory. FIG. 2 is a diagram showing an example of a semiconductor device manufactured by the method of the present invention. Figure 3 (a >, (b), (C), (d >, (e
), (i, (g), and (h) are diagrams showing an embodiment of the process for manufacturing a semiconductor 14-device of the present invention. 1 is a diagram showing another embodiment of the process of the method for manufacturing a hand conductor device of the present invention. In the figure, U11 is a semiconductor substrate, 2.4 is a gate, 3 is a floating gate, 5.50 is a PSG film, 6 is a small projection 8 (unevenness) on the upper surface of the floating gate, 7 is a gate insulating film, 8.80 is a floating gate, 9 is an interlayer insulating film made of silicon nitride film, 10 is a control group 1-111 is a control Small protrusion 1 on the bottom of the gate
¥ (unevenness), 12 is resist, 13 is silicon island, 1
4 is a group of small protrusions (unevenness) on the upper surface of the interlayer insulating film, and 30 is silicon oxide Il'lt-. Agent: Masuo Oiwa = 15- 1 illustration, 2 illustrations, 3 illustrations of foil (a) ¥3 II (d) Certain 31 swords, 4 illustrations (d)
Claims (1)
ゲートの上面に凹凸を形成し、前記第１のゲートの上に
窒化膜を形成し、前記窒化膜の上面に凹凸を形成し、 前記凹凸を有する窒化膜のＬに前記第１のゲートに対向
して第２のゲートを形成し、 それによって前記基体の上に前記窒化膜を介して前記第
１のゲートと前記第２のゲートの凹凸面で対面した半導
体装置の製造方法。 （２） 前記第１のゲートの上面に凹凸を形成するステ
ップは、Ａｒ 、 Ｘｅなどの希ガスイオンの衝撃を前
記第１のゲートの上面に加える請求の範囲第１項記載の
半導体装置の製造方法。 （３） 前記第１のゲートの上に前記窒化膜を形成する
ステップは、前記第１のゲートを酸化して前記第１のゲ
ートの上に酸化膜を形成し、前記鹸化膜をエツチングに
より除去し、前記第１のゲートの上に前記窒化膜を形成
する特許請求の範囲第１項記載の半導体ｅ階の製造方法
。 〈４） 前記窒化膜の上面に凹凸を形成するステップは
、前記窒化膜の上面に半導体粒子を分布させ、前記半導
体粒子を窒化する特許請求の範囲第１項記載の半導体装
置の製造方法。 （５） 前記窒化膜の上面に凹凸を形成するステップは
、Ａｒ 、）（ｅなどの希ガスイオンの衝撃を前記窒化
膜の上面に加える特許請求の範囲第１項ｔｅａの半導体
装置の製造方法。[Claims] (1) A base is prepared, an insulating film is formed on the base, a first gate is formed on the crotch, and the upper surface of the first gate is uneven. a nitride film is formed on the first gate, an unevenness is formed on the upper surface of the nitride film, and a second gate is formed on L of the nitride film having the unevenness, facing the first gate. A method of manufacturing a semiconductor device, comprising: forming a gate on the base so that the first gate and the second gate face each other with their uneven surfaces via the nitride film. (2) Manufacturing the semiconductor device according to claim 1, wherein the step of forming irregularities on the upper surface of the first gate applies bombardment of rare gas ions such as Ar, Xe, etc. to the upper surface of the first gate. Method. (3) The step of forming the nitride film on the first gate includes oxidizing the first gate to form an oxide film on the first gate, and removing the saponified film by etching. 2. The method of manufacturing an e-level semiconductor according to claim 1, wherein said nitride film is formed on said first gate. (4) The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming irregularities on the upper surface of the nitride film includes distributing semiconductor particles on the upper surface of the nitride film and nitriding the semiconductor particles. (5) The step of forming irregularities on the upper surface of the nitride film includes bombarding the upper surface of the nitride film with rare gas ions such as Ar, )(e). .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327684A JPS60167472A (en) | 1984-02-10 | 1984-02-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327684A JPS60167472A (en) | 1984-02-10 | 1984-02-10 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167472A true JPS60167472A (en) | 1985-08-30 |
Family
ID=12106075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327684A Pending JPS60167472A (en) | 1984-02-10 | 1984-02-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167472A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244686A (en) * | 1987-03-30 | 1988-10-12 | Nec Corp | Mos type semiconductor element |
| US5304505A (en) * | 1989-03-22 | 1994-04-19 | Emanuel Hazani | Process for EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells |
| US6136652A (en) * | 1989-07-10 | 2000-10-24 | Hazani; Emanuel | Preventing dielectric thickening over a channel area of a split-gate transistor |
-
1984
- 1984-02-10 JP JP2327684A patent/JPS60167472A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244686A (en) * | 1987-03-30 | 1988-10-12 | Nec Corp | Mos type semiconductor element |
| US5304505A (en) * | 1989-03-22 | 1994-04-19 | Emanuel Hazani | Process for EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells |
| US6136652A (en) * | 1989-07-10 | 2000-10-24 | Hazani; Emanuel | Preventing dielectric thickening over a channel area of a split-gate transistor |
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