JPS601661B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、一般に統合リアルタイム処理システムＴＤＳ
として知られるデータ処理形態を含む情報処理システム
を構築するのに特に良く適合する情報処理装置に関する
。

統合リアルタイム処理システムＴＤＳ （ＴｒａｎｓａｃｔｉｏｎＤｒＮｅｎＳｙｓにｍ）とは
、遠隔端末から送信されてくるトランザクションを受け
て、そのトランザクションの解読処理を行い、トランザ
クションに応じてデータベースを更新し、処理結果を該
当遠隔端末へ送信する様なデータ処理形態であり、具体
例をあげれば航空機の座席予約とか銀行窓口業務などが
ある。

例えば航空機の座席予約システムの場合においては、ト
ランザクションは１件の座席予約に、またデータベース
は例えば今後３ケ月間の全航空便の座席予約状況を示す
元帳にそれぞれ対応し、その処理結果が遠隔端末に送ら
れて航空券の発券業務が行なわれる。

また、銀行窓口業務システムの場合においてはトランザ
クションは例えば１件の預金引出し要求に、またデータ
ベースは全預金勘定元帳にそれぞれ対応し、そのトラン
ザクション処理結果が遠隔端末へ送られて、実際に現金
で預金者に払戻しが行われる。このようなデータ処理形
態と並んで、古くから行われているバッチ処理形態での
業務も同じ情報処理システムで行われる。ところで、こ
うしたＴＤＳは比較的近年になって発達した処理形態で
あって、これに用いている電子計算機のハードウェアは
、古くから行われてきたバッチ処理形態に最もよく適合
しており、それをソフトウェア時に工夫してＴＤＳ処理
を行ってきていたのである。

即ち、古くから行われているバッチ処理形態は、概念的
には第１図に示すようにオペレーティングシステム（以
下ＯＳと記す）と、そのＯＳの管理下で実行されるいく
つかのユーザージョブとから成っている。一方、電子計
算機のハードウェアは第２図に示すようにマスターモー
ド（Ｍ）、スレープモード（Ｓ）の２つの状態をもち、
ＯＳは主にマスターモードを動作して主メモリ上のすべ
ての番地にアクセスできる。一方各ユーザプログラムは
スレーブモードで動作して、主メモリ上のある割り当て
られた領域内のみをアクセスできるようになっている。
マスターモードからスレーブモードへの遷移は、ＴＳＳ
（ＴｒａｎｓたｒＡｆｔｅｒＳｅｔｔｉｎｇＳａｖｅ）
命令又はＲＥＴ（Ｒｅｔｍｎ）命令を実行することによ
って行なわれる。逆にスレーブモードからマスターモー
ドへの遷移はＦａｕｌｔ（例外処理）又はＩｎｔｅｒｍ
ｐｔ（入出力サブシステムからの割り込み）によっての
み行われ、この時ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓ
ｓｉｎｇＵｎｉｔ）の制御が必ずＯＳの特定の番地に移
るようにして、ユーザジョブが主メモリの割り当てれた
領域以外の番地をアクセスすることを禁止している。こ
のように、従来の電子計算機ハードウェアは、第１図の
ような２層構造をもつバッチ処理システムを構築するの
に好都合に作られている。次に、ＴＤＳを含む情報処理
システムについて第３図乃至第５図を参照してもう少し
詳しく説明する。

まず、バッチ処理とＴＤＳとが共存させるため、第３図
に示すようにＴＤＳ処理形態だけで１つのサブシステム
となし、ＴＤＳサプシステムはバッチ処理形態での１つ
のユーザジョブと対等の位置におかれる。そして、ＴＤ
Ｓサブシステムの管理プログラム（ＴＤＳＥｘｅｃｕｔ
ｉｖｅ以下ＴＤＥと略称する。）の管理下にいくつかの
トランザクション処理ルーチン（Ｔｒａｎｓａｃｔｉｏ
ｎ ＰｒｏｃｅｓｓＲｏｕｔｉｎｅ以下ＴＰＲと略称す
る）＃１乃至＃１をおき、各々のトランザクションの要
求に応じて該当するＴＰＲでそのトランザクションの処
理をさげる。第４図はＴＤＳにおける遠隔端末からの入
力に対するトランザクション処理の流れを示したもので
ある。バッチ処理形態でのマルチプログラミングと同様
に、ＴＤＳの内部でも１つのトランザクション処理がデ
ータベースアクセス要求又は端末との交信要求を出すと
、そのトランザクション処理は一旦中断され、別の実行
可能な状態にあるトランザクションの処理を始めるよう
にして効率よくトランザクション処理を行えるようにし
ている。そして、第４図に示すように通常１つの卜うン
ザクションの処理に対し、上記のデータベースアクセス
要求又は端末との交信要求が何回も出されるので、それ
らの要求を区切りとしてトランザクション処理はいくつ
ものＴＰＲに分割されており、１つのトランザクション
に着目するといくつかのＴＰＲで逐次処理されてゆく。
そして各々のトランザクションに固有な情報、及びＴＰ
Ｒ間で受け渡すべく情報は、トランザクションストし−
ジＴＸＳと呼ばれている個々のトランザクション毎に設
けられた領域に貯えられるようになっている。そして、
各々のＴＰＲは、実行可能状態となったトランザクショ
ンにのみ割りつけ上記の様にデータベースアクセス要求
を出して待ち状態に入ったトランザクションが待ち状態
の間中ＴＰＲを占有してしまうことなく、待ち状態に入
ると同時にＴＰＲを他のトランザクションに解放できる
ようにしている。第５図は、ＴＤＳサブシテムの処理に
おける全体の構成を示したものである。

各端末は要求したトランザクションの処理が終了するま
で、確保されているトランザクションストレージＴＸＳ
と接続されている。そして、各端末からのトランザクシ
ョンの処理を多重モードで行なっている計算機は実行可
能なトランザクションを逐次処理しながら、全てのトラ
ンザクションに対し、そのトランザクションを処理する
ＴＰＲを順番に実行するように制御し、効率のよいトラ
ンザクション処理を実行している。なお、ＴＰＲの実行
においてデータベースをアクセスする必要があるときは
、データベースファイルをアクセスする。このアクセス
のための待ち時間は他の実行可能なトランザクションの
処理に使用される。第６図は上記のような情報処理シス
テムの主メモリの使われ方の１例を１時点をとって示し
ている。

この実施例では第３図に示すようなＴＤＳサブシステム
が他のバッチ処理ユーザジョブ２個と共存している。Ｔ
ＤＳサブシステム内にはｉ個までのトランザクションが
同時に存在しうるようトランザクションストレージＴＸ
Ｓがｉ個設けられている。また、この時点ではｊ個のＴ
ＰＲが主メモリ上に入っている。そして、ＴＤＳサプシ
ステムの管理プログラムＴＤＥが実行されている間は矢
印６Ａで示すようにＴＤＳサブシステム全領域がアクセ
ス可能となっている。また、ＴＰＲ実行中はそのＴＰＲ
の範囲だけ（例えばＴＰＲ＃１を実行している間は第６
図６８の矢印の範囲）がアクセス可能であるようにして
、あるＴＰＲに誤りがあったとしても他のＴＰＲをこわ
したり、ＴＤＳサブシステムの全体をこわしたりしない
ようにしている。そして第３図から明らかな如く、ＴＤ
Ｓ処理形態を含む情報処理システムに於ては、本質的に
３層の階層構造となっているので、このシスムを構築す
る電子計算機のハードウェアもそれに対応して３つの状
態をもつているのが望ましい。しかし、現実にはハード
ウェアは第２図のような２つの状態しかもっていないの
で、従来は以下に述べる如く、ソフトウェア的にこの問
題を解決してきた。従釆のシステムに於て、ＴＤＳサブ
システムがＣＰＵリソースを割り当てられてから制御が
ＴＤＥからＴＰＲに渡りＴＰＲでデータベース要求を出
してその要求がＯＳに知らされるまでの実際の動作を第
６図及び第７図を参照して説明する。

まず、第７図のマスターモード５０‘こおいてＯＳがＴ
ＤＳサブシステムに制御を渡すために第２図と同様にＴ
ＳＳ命令を実行する。

するとＣＰＵの状態は第７図■の如く遷移してスレーブ
モード５１となる。それと同時に予じめ設定してあった
ＣＰＵ内のＢａｓｅＡｄｄｒｅｓｓＲａｇＳｔｅｒ（Ｂ
ＡＲ）が働いて、（ＢＡＲの詳細は後述する。）主メモ
リ上のアクセス可能な範囲が、第６図の矢印６Ａの如く
ＴＤＳサブシステムの範囲に限定される。ＴＤＳサブシ
ステムの管理プログラムＴＤＥは実行可能状態にあるト
ランザクションの待ち行列から、例えばトランザクショ
ン＃２の要求に従ってＴＰＲ＃１へ制御を渡そうとする
。ＴＰＲ＃１に制御を渡すに当ってはアクセス可能な範
囲を第６図の矢印６Ｂにと更に縮少する必要がある。と
ころが、主メモリ上のアクセス可能な範囲を示す前記レ
ジスタＢＡＲはマスターモード５０でのみ更新できるレ
ジスタであるので、ＢＡＲの内容を６Ｂの範囲へ縦少し
た後ＴＰＲ＃１の開始番地へ制御を渡す様にＴＤＥはＯ
Ｓに依頼する。この時用いられる命令が“ＭＭＥＧＥＬ
ＢＡＲ”である。この“ＭＭ旧ＧＥＬＢＡＲ’はＭＭ旧
（ＭａｓｔｅｒＭｏｄｅＥｎｔｒｙ）命令のアーギュメ
ントに特定の値をもったものであり、ＭＭＥ命令はＦａ
山ｔの一種を惹起するので、ＣＰＵの状態は第７図■の
如くマスターモード５０へ遷移する。ＯＳはＭＭＥＧＥ
ＬＢＡＲの依頼をうけ、実行したことを示すソフトウェ
ア上の状態を変化させる。第７図の下部は、その状態変
化を示したもので〜マスターモード５０から■に示すよ
うにマスターモード５０′に移る。そして、前記レジス
タＢＡＲを第６図の６Ｂに示す範囲に設定しなおして、
ＴＳＳ命令■を再び実行して制御をＴＰＲに移す。これ
によりＣＰＵの状態は再びスレーブモード５１′となり
、主メモリ上のアクセス範囲第６図の６Ｂに示す範囲と
なって、ＴＰＲ＃１が実行される。やがてＴＰＲはデー
タベースアクセスをＴＤＥに要求することになる。この
時ＴＤＥの前記レジスタＢＡＲに設定したアクセス可能
な範囲６Ｂの外にあるのでＴＰＲからＴＤＥへ直接制御
を渡すことができない。従ってＴＰＲはＯＳに対しＤＲ
Ｌ（Ｄｅｒａｉｌ）命令を用いてそのデータベースアク
セス要求をＴＤＥに知らせる様依頼する。ＤＲＬ命令も
Ｆａのｔの一種を惹起するので、ＣＰＵの状態は■の如
くマスターモード５０′に遷移する。その後ＯＳは■の
如くソフトウェア上での状態を第７図の上部に示すマス
ターモード５０に復元し、且前記レジスタも６Ａの範囲
に設定しなおして、再びＴＳＳ命令■を実行して、スレ
ーブモード５１におけるＴＤＳ管理プログラムのＴＤＥ
に制御を移す。ＴＤＳではそのトランザクションをデー
タベースアクセス待ちにすると共に、そのデータベース
アクセス要求を物理的な１／０処理要求に変換して、Ｍ
Ｍ旧命令■を実行することによって、ＯＳに対して１／
０処理要求を出す。以上述べたようにして、従来はソフ
トウェア的にＴＤＳを含む情報処理システムを構築して
きたのであるが、この従来の方法に於ては、システムオ
ーバヘッド（ここではＯＳ及びＴＤＥを実行している時
間からデータベース及び端末アクセスに要した時間を引
いたものを言う）が大きく、ＣＰＵの処理能力を十分に
ＴＰＲ処理及びデータベース処理に利用できていない欠
点がある。システムオーバヘッドのうち特に大きなもの
は次に挙げる２点である。その１点は、ＴＯＥとＴＰＲ
との間で制御を移すに当って必ずＯＳの介入を必要とす
る点である。第７図で状態５１から状態５１′への状態
遷移がないことがこれに対応する。そして従来例で、状
態５１から状態５１′への遷移ができなかった理由はハ
ードウェアが２層の論理構成しかもたなかった点にある
。具体的には主メモリ上のアクセス可能範囲を決めてい
るべ−スアドレスレジス夕ＢＡＲがスレーブモードでの
主メモリアクセス範囲を限定する唯一の手段であるため
、自分自身がスレーブモードで動作しているＴＤＥに於
て、前記レジスタＢＡＲの内容を変更する（制御を移そ
うとするＴＰＲ形の範囲、即ち第６図の矢印６Ｂの様に
レジスタＢＡＲを設定する）ことが不可能だからである
。第２点はＴＰＲの実行開始前にはトランザクションス
トレージＴＸＳをＴＰＲ内のワーキングスペースへ移し
、ＴＰＲの実行を終了して、次のＴＰＲを呼ぶ時には再
びＴＰＲ内のワーキングスペースをトランザクシヨンス
トレージＴＸＳへ移しておかなければならないという点
である。第６図を参照するとＴＰＲの実行中は主メモリ
アクセスの範囲は矢印６Ｂとなり、トランザクションス
レージＴＸＳはアクセス不可能となるためである。ＴＰ
Ｒと、ＴＰＲがアクセスするイランザクションストレー
ジＴＸＳとが隣り合っていればアクセス範囲を両者をカ
バーする範囲として設定すればよいのであるがトランザ
クションは通常複数個の異るＴＰＲで逐次処理をうけて
ゆくものである。且トランザクションストレージＴＸＳ
は、本質的にトランザクションに個有のものである。ゆ
えに、あるＴＰＲと、ＴＰＲがアクセスするトランザク
ションストレージＴＸＳとを連続した一つの主メモリ領
域を構成する様に主メモリ上に配置することは原理的に
不可能である。上記のような問題をより一般的に解決す
るためには、例えばＭＵＬＴＩＣＳシステムに見られる
様な多層のハードウェア構造をもってメモリ保護を行い
、且仮想アドレス方式と組合わせて、非連続な複数個の
主メモリ上の領域へのアクセスを許すような主メモリ保
護方式をとることができる。しかし、そうした解決法は
ハードウェアのコスト増加も大きいし、何よりもソフト
ウェア特にオペレーティングシステムの全面変更を要す
るという欠点があった。本発明は以上の欠点により鑑み
てなされたもので、ハードウェアの増加分を少くし、且
つソフトウェア、特にオペレーティングシステムの変更
量が少なくてすむ様にした情報処理装置を提供するもの
である。

以下、本発明の概略を説明する。

第８図は本発明を適用したＣＰＵのハードウェアの状態
図であり、従来例における第２図と対応するものである
。状態７川まマスターモード、状態７１はスレーフモー
ドであり従来のマスターモード、スレーフモードと同じ
である。状態７２は本発明により新設されたＴＰＲモー
ドである。第３図のＯＳは主にマスターモード７０で実
行され、ユーザプログラム＃１〜＃ｍ及びＴＤＥはスレ
ーブモード７ １で実行される点は従来例と同じである
が、トランザクション処理ルーチンＴＰＲ＃１〜ＴＰＲ
＃１は新設されたＴＰＲモード７２で実行される。また
マスターモード７０‘こ於ては主メモリの全範囲をアク
セス可能であり、スレーブモード７１に於てはベースア
ドレスレジスタＢＡＲの設定に従って主メモリ上の単一
の連続した領域のみがアクセス可能である点も従来と同
じである。そして本発明にて新設したＴＰＲモードでは
第９図矢印９Ｂ，９Ｃで示す主メモリ上の２つの小さな
領域をアクセス可能とした。第９図矢印９Ａで示した領
域を前記レジスタＢＡＲ与えられたＴＤＳサプシステム
が、例えばトランザクション＃２に対してＴＰＲ＃１の
処理を開始しようとするときは、以下に述べた様な手段
で該当する主メモリ上の領域９Ｂ，９Ｃを設定する。そ
して後述する手段によってＴＰＲモードにすることによ
ってＴＰＲ実行中は、そのＴＰＲに必要のない主メモリ
上のＴＤＳ領域はメモリアクセスを禁止する。即ちＴＤ
Ｅと、ＴＰＲとの間の制御の移行に当ってＯＳの介入を
要することなくＴＰＲ実行中のＴＤＳ領域内のメモリ保
護ができ、且つ（ＴＰＲモードに於て、トランザクショ
ンストレージＴＸＳをアクセスできるので）ＴＰＲ実行
の前後でトランザクションストレージＴＸＳとＴＰＲワ
ーキングエリアとの間のデータ移送を行う必要がない。
以下、本発明の詳細を図面を参照しつつ説明する。

第８図に於てマスターモード７０、スレーブモード７１
間の状態遷移は第２図、即ち従来例と全く同じであるの
で説明を省略する。

スレーブモード７１からＴＰＳモード７２への移行は新
設のＴＳＴ（Ｔｒａｎｓ企ｒ ａｆｔｅｒｓｅｔｔｈｇ
ＴＰＲ Ｍｏｄｅ）命令によって行われる。この新設し
たＴＳＴ命令は、従来例で示したＴＳＳ命令のマスター
モードとスレーブモードとの間で行なっている役割およ
び動作と全く同一の役割および動作をスレーブモード７
１とＴＰＲモード７２との間で行う命令である。従って
、このＴＳＴ命令を実行するとＯＰＵはスレーブモード
７ １からＴＰＲモード７２となり、次に実行すべき命
令はＴＰＲ中（例えば第９図９Ｂ内）のＴＳＴ命令で指
定された番地から取り出される。ＴＰＲモード７２から
スレーブモード７１へ移る条件は基本的にはＦａｕｌｔ
すべてである。即ち、従来例で示したＴＰＲからＴＤＥ
へ制御を戻すようなＯＳに依頼するのに用いていたＤＲ
Ｌ命令（第７図参照）はードウェア的にはＦａのｔを生
じるので、そのまま本発明のＴＰＲモード７２からＴＤ
Ｅを実行するスレーブモード７１へ移るための手段とし
て利用できる。また、ＴＰＲモード７２でＦａｕｌｔを
検出した時には、ＯＰＵは状態をＴＰＲモード７２から
スレーフモード７１に移し、スレーブモード７１でのア
クセス可能範囲内（第９図では９Ａ内）の予じめ定めら
れた特定の番地へ制御を移し、例外処理（Ｆａｕｌｔ）
のフオルトベクタを実行しスレーブモード７１に入る。
・（尚、この際ＣＰＵがもつている番号に従ってこの特
定の番地が変えられる（ィンデクシングされる）様にし
ておくと都合がよい。更に本発明では少数の例外的条件
によってＴＰＲモード７２から直接マスターモード７０
に遷移することも可能である。その１つはＴＤＳサプシ
ステムに割り当てられた時間が終って、バッチ処理ユー
ザーとの間で再度ＣＰＵリソースの配分をしなおすべき
時であり、ＴＲ○（ＴｉｍｅｒＲ肌Ｏｕｔ）Ｆａ山ｔ発
生となる。その２つ目は入出力サブシステムから送られ
てくる割り込み信号（ｌｎにてｍｐｔ）及び外部から送
られてくる外部割り込み信号（Ｉｎｔｅｒｍｐｔ）であ
る。前記した２つの割り込み信号（ｌｎｔｅｎＵｐｔ）
は、ＴＰＲ処理中に発生したものであっても、実際には
ＴＤＳサブシステムとは必ずしも関係のないシステム全
体にして処理すべき出来事の発生を示すものであるので
、従来通り直接マスターモード‘こ遷移して０６へ制御
が渡るようになされている。

ＴＰＲモード７２からＯＳへの直接遷移があった場合に
、ＴＰＲモード７２からの直接遷移であることをＯＳが
知る手段として、ィンディケータレジス夕の従来は空き
となっていた（第１０図参照）ィンディケータのビット
３１がＴＰＲモード７２で生じたＦａｕｌｔ処理中にハ
ードウェアでセット（第１１図参照）されることにより
行なわれる。これは、Ｆａ山ｔがマスターモードで発生
したか否かを知るために利用されていたィンディケータ
ビット２８（第１１図参照）と同様である。ただし、前
記したビット３１は従来空きとなっているので、一部の
例外的なューザプ。

グラムがこのビットを一般の命令（Ｗａｄ ｌｎｄｉｃ
ａｔｏｒ命令）でセットしているおそれもあるので、本
実施例ではィンディケータのビット３１をそのままＴＰ
Ｒモード７２を表わすハードウェア手段とすることを避
け、第８図に示した如く、ＴＰＲモード７２とスレーブ
モード７１との間の移行はＬｏａｄＩｎｄｉｃａｔｏｒ
命令によって行うことはできない様になっている。次に
、ＴＰＲモード７２に於ては第９図の９Ｂ，９Ｃの２つ
の領域にアクセスできる訳であるが、どの様にしてＴＰ
Ｒのプログラムから９Ｂ，９Ｃの２つの領域を区別して
アクセスするかを述べる。

本発明における基本的な命令の形式は第１２図のように
なっておりビット２９が“１”とするとアドレスレジス
タＡＲ（１３図のアドレスレジスター０２参照のこと）
によって修飾される。前記アドレスレジスタＡＲは＃０
から＃７まで８個あり、前記命令藷ビット２９が“１”
であるときには命令語ビット０〜２でこのアドレスレジ
スタの番号ｎを指定する様になっている。前記動作は第
１３図の回路を参照すればより明らかとなるであろう。
そして、本発明ではＴＰＲモード７２にあるとき｝こは
通常は第９図の矢印９Ｂの領域がアクセスされる。また
、例えば第１２図の命令語ビット２９を“１”とし、且
つ同ビット０〜２をゼロとした時に、換言すればアドレ
スレジスタ＃０（第１１図のアドレスレジスタ１０２の
ＡＲ○）によるアドレス修飾を行った時には、第９図の
矢印９Ｃの領域がアクセスされるようにしている。

なお、第１２図でＹ部はアドレス部ＯＰ部は命令機械コ
ード指定部、１部インターラプト（ｌｎｔｅｍｕｐｔ）
禁止ビット、タグ（ＴＡＧ）部はインデックスレジスタ
修飾及びィンダィレクト修飾などを指定する部分である
ことを参考までに付記する。この様なアドレシングを行
うためのハードウェアの実施例を以下に説明する訳であ
るが、その準備として従来例のアドレシング回路を第１
３図を参照して説明する。

第１３図は従来例の実アドレス生成回路の概略ブロック
図であり煩頚を避けるために細部は省略されている。第
１３図において命令レジスター００のアドレス部Ｙ、イ
ンデックスレジスタ１０１、およびアドレスレジスタ１
０２の出力を加え合わせて実効アドレスを作る実効アド
レス用加算回路１０３があり、更に、その出力は実アド
レス用加算回路１０４への入力となる。実アドレス加算
回路１０４の他の入力として、ベースレジスタ群１０６
，１０７，１０８，１０９からの出力がセレクタ１０５
を介して選択されたアドレスが供給されている。命令レ
ジスタ１００のアドレス信号ビット１７の位置は語単位
のアドレシングをするための最下位ビットであり、実効
アドレスは２５６ｋＷ まで指定できる。

アドレスレジスタ１０２はビット単位のアドレシングま
でできるようにビット２３まで用意されている。実アド
レス１１０は、一６ビットから１７ビットまで２４ビッ
トあり、諸単位アドレシングで１６ＭＩＷ まで指定で
きる。この実アドレス１１川ま主メモリをアクセスする
アドレスであって、２５６ＫＷ 以下のシステムでは実
アドレス１１０‘ま０ビットから１７ビットまでで表現
でき、この場合は前記アドレス群のうちＭ旧ＡＩ０６，
Ｍ旧ＢＩ０７，ＢＥＲＩ０８は全く用いられない。ＭＢ
ＡＩ ０６，ＭＢＢＩ ０７はマスターモードに於て２
５６ｋＷ以上のメモリをアドレシングするためのベース
レジスタであり、本発明と直接関連しないので、ここで
は説明を省略する。ＢＡＲＩ Ｏ９はスレーブモード‘
こ於て、例えば第６図の６Ａ又は第６図の６Ｂの如くア
ドレシング範囲を限定するためのベースアドレスレジス
タであり、このＢＡＲＩＯ９の上位９ビットはセレクタ
１０５を介し加算回路１０４に転送し、加算回路１０３
からの実効アドレスの上位９ビットを加えられ、アクセ
スできるアドレス範囲の下限を５１２Ｗ単位で設定する
のに用いられる。一方ＢＡＲＩＯ９の下位９ビットは加
算回路１０３からの実効アドレスの上位９ビットと比較
回路１１１において比較され、アクセスできるアドレス
範囲の上限を越えないことをチェックするのに用いられ
る。もしも上限を越えれば比較回路１ １ １の出力が
転送されている例外処理回路（図示せず）が働いて、そ
のジョブの実行を打ち切ることになる。ＢＥＲＩ０８は
ＢＡＲＩＯ９の上位９ビットを更に上位へ拡張する目的
で設けられており、ＢＥＲＩ ０８とＢＡＲＩＯ９の上
位９ビットとを連結することにより１６」ＭＷまでのア
ドレス範囲内でアクセスできる範囲の下限を設定できる
。本発明の実施例では第１３図の−点鎖線で囲まれた範
囲を第１４図の如く変更した。

第１４図より明らかな如く本発明の実施例に於ては、Ｂ
ＡＲ２００（これは第１３図のＢＡＲＩＯ９と対応する
）と同じく１８ビットの２つのベースアドレスレジス夕
ＢＡＲＴ２０２，ＢＡＲＳ２０３が新設される。ＢＡＲ
Ｔ２０２，ＢＡＲＳ２０３の上位、下位の各９ビットは
２つのセレクタ２０４，２０５に送られる。上位９ビッ
トに接続されたセレクタ２０４の出力は、新設された加
算回路２０６に接続され、ＢＥＲ２０１（これは第１３
図のＢＥＲＩ０８と対応する）およびＢＡＲ２００の上
位９ビットと加えられる。第８図に示したＴＰＲモード
７２にあって例えば第１３図のアドレスレジスタ１０２
＃０によるアドレス修飾がない時、前記２つのセレクタ
２０４，２０５ではＢＡＲＴ２０２が選ばれる。ところ
が、ＴＰＲモード７２にあって、例えば前記アドレスレ
ジスタ１０２＃０によるアドレス修飾がある時、前記２
つのセレクタ２０４，２０５によてＢＡＲＳ２０３が接
続される。スレーブモード７１にあるときには、上位９
ビットに接続されたセレクタ２０４ではゼロ（ゼロ入力
２０７から）が選択され、また下位９ビット２０５に接
続されたセレクタ２０５ではＢＡＲ２００の下位９ビッ
トが選択される。従って、スレーブモード７１にあると
しては、第１４図に示した回路の動作は第１３図の一点
頭線内の回路の動作と同一であることは自明である。

即ち、ＴＤＥ実行中は第９図の９Ａの範囲がアクセス可
能であることは、従来例で第６図の６Ａの範囲がアクセ
ス可能であったことと同じである。そして第１４図に示
した本発明の実施例によれば、ＴＤＥ実行中、セレクタ
２０４はゼロを選択し、セレクタ２０５はＢＡＲ２００
の下位９ビットを選択している。そして、ＴＤＥから例
えばＴＰＲ＃１へ制御を渡そうとするときにはまず新設
されたＬｏａｄ脇ｓｅＲｅざｓｔｅｖ Ｓ＆Ｔ命令（Ｌ
ＢＲＳＴ命令）を用いてＢＡＲＴ２０２，ＢＡＲＳ２０
３にそれぞれ第９図の９Ｂ，９Ｃの範囲を指す様にセッ
トする。

この時、前記９Ｂ，９Ｃのアドレス範囲は９Ａのアドレ
ス範囲の中での相対的位置として、具体的に言えば第９
図のＱと８とで、９８，９Ｃの領域の位置が与えられる
。第１５図は第１４図に示したベースレジスタＢＡＲＴ
２０２，ＢＡＲＳ２０３をロードするために新設したＬ
ＢＲＳＴ命令の命令語とオペランドのフオーマットを具
体的に示す。第１５図ではａはＬＢＲＳＴ命令の命令語
であり、Ｙはアドレス部、ＯＰは命令コード、１は割込
禁止ビツド、ＡＲはアドレスレジスタ修飾ビット、ＴＡ
Ｇはインデックス修飾、間接修飾等の指定ビットである
。また第１５図ｂはＬ斑Ｔ命令のオペランドでありＱ，
８は第９図に示したＱ，８に対応し５１２語（２語）単
位で９Ｂ，９Ｃの相対位置を指定し、Ｌ９Ｂ，Ｌ９Ｃは
それぞれ９Ｂ，９Ｃの大きさを５１霧稽単位で指定する
。この第１ ５図に示した命令を実行した時、同ｂで示
したＬ９Ｂ，Ｌ９ＣはそれぞれＢＡＲＴ２０２，ＢＡＲ
Ｓ２０３のビット９〜１７へそのままロードされる。本
発明によるＴＤＥの実行では、上記の様にしてＢＡＲＴ
２０２，ＢＡＲＳ２０３をセットした後、Ｔｖａ船ｆｅ
ｖＡ牡ｅｒＳｅｔｔｉｎｇＴＰＲＭｏｄｅ（ＴＳＴ）命
令を実行する。

このＴＳＴ命令が実行されるとインストラクションカウ
ンタにジャンプ先アドレスがロードされると共に、第８
図に見る如くＣＰＵはＴＰＲモード７２へ遷移し、第１
４図の２つのセレクタ２０４，２０５がＢＡＲＴ２０２
を選択する様に動作する。その結果、第１３図の加算回
路２０６の出力からは第９図の９Ｂのアドレス範囲の開
始番地アドレスが５１２Ｗ単位として得られる。また、
ＢＡＲＴ２０２のビット９一１７がセレクタ２０５から
第１３図の比較回路１１１に転送され、比較回路１１１
においてアドレス範囲のチェックが行なわれる。

従って、本発明によればＴＰＲモードーこおいて前記処
理を実行することにより第９図の９Ｂの範囲のアクセス
が許されることとなる。また、本発明ではＴＰＲモード
７２にあって、且つアドレスレジスタ修飾が指定された
場合は、ＢＡＲ２００の上位ビット０−８の内容にＢＡ
ＲＳ２０３の上位ビット０一８の内容が加算回路２０６
によって加えたものがベースとなり、そのアドレス範囲
のリミットはＢＡＲＳ２０３の下位ビット９−１７で決
められるので、第９図の９Ｃのアドレス範囲のアクセス
が許されることとなり、ＴＰＲからトランザクションス
トレージＴＸＳを直接アクセスすることが可能となる。

そしてＴＰＲがＴＤＥのサービスを要求する時には、従
来通りＤＲＬ命令を実行する。

すると第８図に示した如くＴＰＲモード７２からスレー
ブモード７１へと移行する。それによって、第１４図の
２つのセレクタ２０４および２０５は再び“０”（ゼロ
入力２０７より）及びＢＡＲ２００のビット９−１７を
選択するようになるのでアクセス範囲は第９図の９Ａへ
と戻ることができる。またこの時、従来のＦａ山ｔ‐と
同様に、Ｆａｕｌｔの種類によって決まるいわゆるＦａ
山上Ｖｅｃｔｏｒへ制御が移る訳であるが、この場合は
従来例のＦａｕｌｔと異なり、スレーブモード７１にあ
るので、ＯＳ常駐部内のＦａ山ｔＶａｃ■ｒでなく、Ｔ
ＤＥ内のスレーブでの同番地がＦａ山ｔＶｅｃｔｏｒと
して使われることとなる。尚、第８図に示す如く、ＴＰ
Ｒモード７２中で発生するＦａｕｌｔではあってもＴｉ
ｍｅｒ Ｒ血 ０ＭＦａ山ｔの起った場合及びｌｎｔｅ
ｎｕｐｔが起った場合には、第３図のＴＤＳサブシステ
ムからＯＳへ制御を移すことが要請されている訳である
ので、特別に従来通り直接マスターモード７０‘こ遷移
する様に設計されている。

以上の設明から明らかなように本発明によれば、ＴＤＥ
とＴＰＲとの間の制御の遷移の際にマスターモードプロ
グラムが介在する必要がなくなったこと、及びトランザ
クションストレージＴＸＳとＴＰＲ内の作業領域との間
のデータ移送の必要がなくなったことにより、オーバヘ
ツトが大中に減少し、性能が向上するなどの優れた効果
を有するものである。次に、本発明の他の実施例を示す
。

この実施例では、１つのユーザープログラムに与えられ
る主メモリアドレスの大きさに対して計算機ァーキテク
チュアから生じる制限があって、ユーザプログラムの大
きさが一定値より大きくとれない場合に「ＴＤＳシスチ
ム全体の大きさを、この一定値よりも大きくとれるよう
にするという新しい改善効果をもたらす。即ち、ＴＤＳ
全体（第６図６Ａ）もＯＳから見れば１つのユーザプロ
グラムとしての扱いをうけているため、ＴＤＳ全体の大
きさが制限をうけている場合に、その制限をこえてより
大きなＴＤＳシステムを作り得る様にするという効果と
前記本発明の本来の効果とを併せて有するものである。
従来では、ＴＤＥとすべきのＴＰＲを含む領域全体を１
つの単位としてＴＤＥが仕事をするようにＴＤＳシステ
ムが作られていたので第６図６Ａの範囲が前記の一定値
より大きくはなれなかった。

実際のＴＤＥの仕事はある１つの時点をとってみるとＴ
ＤＥ内とトランザクションストレージＴＸＳ及びある１
つのＴＰＲに限られる。従って、例えば第１６図の１６
Ａの如く、ＴＤＥ実行中のアクセス範囲をＴＤＥとトラ
ンザクションストレージＴＸＳ領域とし、それとは別に
１６Ｑの如くある１つのＴＰＲのみをアドレシングする
様にすれば、ＴＯＲと全トランザクションストレージＴ
ＸＳと全ＴＰＲとを含めたＴＤＳ全体は前記一定値より
大きくなっても取り扱い得ることが可能となる。この様
にするためには、例えば本発明の先に説明した実施例の
ように、ＴＰＲとトランザクションストレージＴＸＳと
使いわけるのに用いた如く、命令語（第２０図に示す）
のビット２９が１であり、且つ命令語ビット０−２がゼ
ロであるという様な特別な場合には、ＴＰＲ領域（例え
ば第１６図の１６ａあるいは１６Ｂ）内の相対番地とし
て、またそれ以外の場合には前記１６Ａ内の相対番地と
してアクセスする様にする。この様にアクセスするのは
ＴＤＥ実行中のみであり、ＴＰＲ実行中は前述の本発明
の実施例の如くならなければならない。また、ＴＤＥ以
外のスレーフモードにおけるプログラム則ちバッチモー
ドユーザに対しては従来通りの動作とならなければなら
ない。前記のようにな考え方を基にして、本発明の他の
実施例の説明を次に述べる。まず、この実施例では第１
７図に示すようにＴＰＲモード７２の他にＴＤＥモード
７３がマスターモード７０とＴＰＲモード７２の間に新
設される。

なお、マスターモード７０、スレープモード７ １，Ｔ
ＰＲモード７２は第８図で示したものと同一であり、そ
の説明は必要としないので省略する。これは第１８図に
示すようなハードウェアでモード変更することが実現で
きる。即ちマスターモード７０のＯＳからＴＤＥへ制御
を渡す直前にＴＤＥＦ３００のフリツプフロップをセッ
トする命令ＥｎｔｅｒＴＤＳ（新設）を出し、前記フリ
ツプフロツプＴＤＥＦ３００をセットしておく。そして
、ＴＤＥへ制御が渡ると同時にスレーフモード７１にな
ると第１８図のＡＮＤ回路３０１が成立してＴＤＥモー
ド７３の信号３０２が出る。ＴＤＥからＴＰＲへ制御が
渡るとＴＰＲモード７２となるので、ＡＮＤ回路３０１
が成立しなくなり、ＴＤＥモード７３の信号３０２が消
える。また、ＴＤＳからＯＳへ制御が返ると、このフリ
ップフ。ップＴＤＥＦ３００はリセットされる。これは
ＯＳでソフト的にリセットしてもよいし、またハード的
でマスターモード７川こなった時にリセットするように
してもよい。次に、第１６図のようなアドレス範囲を与
えるためのハードウェアの実施例を第１９図により説明
する。

実施例第１９図を、先に説明した本発明の実施例第１４
図と対比してみると、ＢＡＲＴ２０２，ＢＡＲＳ２０３
が長くなったことと加算回路２０６がなくなった以外は
殆んど同じであることがわかる。従って、第１９図は第
１４図と対応する部分には全て同一符号を記載している
が、セレクタ２０４、加算回路２０６が削除され、変り
にセレクタ３０４が存在することがわかる。第１９図に
２つのセレクタ３０４，２０５は共にＴＰＲモード、７
２の時は、第１４図の回路のセレクタ２０４，２０５と
全く同様に動作するが、命令語のビット２９が“１”で
ビット０〜２がゼロの時に第１９図のＢＡＲＳ２０３が
選択され、それ以外の（ＴＰＲモードであって）時は第
１９図のＢＡＲＴ２０２が選択される。その結果第１６
図１６Ｂ，１６Ｃの領域がアクセスできるようになるこ
とは第１４図での動作説明と同一である。そして、この
実施例で新設したＴＤＥモード７３の時は命令語（第２
０図に示す）のビット２９が“１”で且つビット０〜２
がゼロの時、第１９図のＢＡＲＴ２０２が選択され、そ
れ以外の時は第１ ９図のＢＡＲ２００、及びＢＥＲ２
０ １が選択択される。前記ＢＡＲ２００及びＢＥＲ２
０１にはＯＳによって１６Ａのアドレス範囲がロードさ
れており、ＢＡＲＴ２０２はＴＤＥによって、例えばＴ
ＰＲ＃２の範囲１６Ｑ（あるいは１６Ｂ）がロードされ
る。その結果ＴＤＥモード７３の時則ち、ＴＤＥ実行中
は通常は１６Ａの範囲内でアドレシングされ、命令語の
ビット２９を“１”とし且つビット０〜２をゼロとした
時には１６Ｑ（あるいは１６Ｂ）の範囲内でアドレシン
グされることとなる。なお、上記アドレシングのための
アドレス情報は第１９図に示した複数のベースレジスタ
のうち、該当するベースレジスタの内容がセレクタ３０
４，２０５によって選択されたことは第１４図の動作と
同様である。この実施例において、第１９図のＢＡＲＴ
２０２，ＢＡＲＳ２０３をセットするための命令を第２
０図ａ，ｂに示す。このａの命令はオペランドとしてｂ
に示す２語（Ｙ，Ｙ＋１）を要し、第１語（Ｙ）がＢＡ
ＲＴ２ ０ ２、第２語（Ｙ＋１）がＢＡＲＳ２０３へ
セットすべき内容（実施例では第１６図の１６Ｂと１６
Ｃ）を表わす。そして、第２０図ｂに示すビット３〜１
７は第１６図に見る如く該当するＴＰＲおよびトランザ
クションストレージＴＸＳの先頭の物理番地を５１２Ｗ
単位で表わし、ビット１８−２６はそれぞれ該当するＴ
ＰＲおよびトランザクションストレージＴＸＳの領域の
大きさを５１２Ｗ単位で表わしている。以上述べた実施
例においては従来よりもオーバヘットが著しく少なく、
且つＴＤＳシステム全体での主メモリサイズの制御が緩
和された新しいＴＤＳシステムを構成することができる
。

尚、上託した２つの実施例を通してＴＰＲモードでのト
ランザクション領域指定に、またＴＤＥモードでのＴＰ
Ｒ領域指定にアドレスレジスタ＃０（命令語ビット２９
が“１”でビット０一２がゼロ）を用いた訳であるが、
これはソフトウェアとハードウェアとの約束で決める性
質のものであるので本釆アドレスレジスタ＃０に限らな
い。

例えばインデイクスレジスタ＃７を用いた時というよう
に取りさめることもできる訳である。また、上記した２
つの実施例に於てＴＰＲモードからスレーブモードへの
遷移条件をＤＲＬ命令もしくは新設命令のみと変形する
ことも可能である。ＴＰＲで生じたオーバクローとがメ
モリアドレス範囲オーバーなどの例外処理もＴＤＥでな
くＯＳで処理する場合には、このように変形するとハー
ドウェア、ソフトウェア共に多少簡略化できることは自
明である。

【図面の簡単な説明】

第１図は一般的なオペーティングシステムの構成を示す
図、第２図は従来の電子計算機の処理形態を示す図、第
３図はＴＤＳサブシステムがバッチコーザジョブと対等
の位置にあることを示す図、第４図は遠隔端末からの入
力に対するトランザクション処理の流れを示した図、第
５図はＴＤＳサブシステムの処理における装置概略構成
を示した図、第６図は従来の主メモリの使用状態の一例
を示した図、第７図は従来のＴＤＳサブシステムを実行
する場合の電子計算機の処理形態をを示す図、第８図は
本発明の電子計算機の処理状態を示す図、第９図は本発
明の主メモリの使用状態の一例を示した図、第１０図は
従来のィンディケータレジスタの使用を示した図、第１
１図は本発明のィンディケータレジス夕の使用を示した
図、第１２図は本発明に使用されるＴＳＴ命令のフオー
マットを示す図、第１３図は本発明に適応するハードウ
ェアの概略構成を示す図、第１４図は本発明のために改
良されたハードウェアの構成を示す図、第１５図は第１
４図に示したレジスタにデータをセットするＬＢＲＳＴ
命令のフオーマツトを示す図、第１６図は本発明の他の
実施例における王〆モリの使用状態の一例を示した図、
第１７図は本発明の他の実施例における電子計算機の使
用状態を示す図、第１８図は第１７図に示したＴＤＥモ
ー日こ変更するための回路図、第１９図は本発明の他の
実施例のために改良されたハードウェアの構成を示す図
、第２０図は第１９図に示したレジスタにデータをセッ
トする命令のフオーマットを示す図である。 ＴＤＥ・・・・・・ＴＤＳ管理プログラム、ＴＸＳ・・
・・・・トランザクシヨンストレージ、ＴＰＲ……トラ
ンザクション処理ルーチン、７０・・・・・・マスター
モード、７ １…・・・スレーフモード、７ ２・・・
・・・ＴＰＲモ−ド、７３・・・・・・ＴＤＥモード、
１ ００・・・・・・命令レジスタ、１０１“””イン
デイスクレジスタ、１０２・…・・アドレスレジスタ、
１０３・・・・・・実効アドレス用加算器、１０４・・
・・・・実アドレス加算器、１０５““”セレクタ、１
０６〜１０９”“”ベースレジスタ群、１１１・・・・
・・比較器、２０２・・・・・・ベースレジスタＢＡＲ
Ｔ、２ ０ ３…・・・ベースレジスタＢＡＲＳ、２０
４，２０５……セレクタ、２０６……加算器、３００…
…フリツブフロツプ、３０１……アンド回路、３０４・
・・・・・セレクタ。 第１図 第２図 第３図 第７図 第４図 第５図 第６図 第８図 第９図 第１０図 第１１図 第１２図 第１３図 第１４図 第１５図 第１６図 第１７図 第１８図 第１９図 第２０図

Claims (1)

1. 【特許請求の範囲】 １ 主メモリのアクセス範囲を限定されることのない第
   １のモードと、主メモリのある単一のアクセス範囲が設
   定され、この範囲内でアクセスすることを許される第２
   のモードと、上記単一のアドレス範囲内においてある部
   分アドレス範囲が設定され、更に上記部分アドレス範囲
   とは異なる他の部分アドレス範囲が設定され、この２つ
   のアドレス範囲内のみをアクセスすることが許される第
   ３のモードを持つと共に、上記第１のモードにおいての
   みセツトされるフリツプフロツプを備え、このフリツプ
   フロツプがセツト状態にあるときのみ上記第２のモード
   においても上記２つの部分アドレス範囲をアクセスする
   ことを許す情報処理装置。 ２ 上記第３のモードにおける例外処理の少くともその
   １部において、第２のモードアクセス可能なアドレス範
   囲のフオルトベクタを実行することにより上記第１のモ
   ードではなく第２のモードへ入ることを特徴とする特許
   請求の範囲第１項記載の情報処理装置。 ３ 主メモリ上のアドレス範囲を特定する複数個のアド
   レス範囲特定回路と、このアドレス範囲特定回路によっ
   て主メモリのアクセス範囲を限定されることのない第１
   の動作モードと、前記アドレス範囲特定回路のうちの１
   つによって特定されるアドレス範囲のみへのアクセスを
   許される第２の動作モードと、前記アドレス範囲特定回
   路のうちの複数個によって特定される複数個のアドレス
   範囲へアクセスできる第３の動作モードと、前記アドレ
   ス範囲特定回路のうちの前記複数個の中の１部と他の前
   記アドレス範囲特定回路とによって特定される複数個の
   アドレス範囲へアクセスでき、且つ前記第３の動作モー
   ドのみから遷移できる第４のモードと、この第４の動作
   モードから第３の動作モードへの遷移を引起す命令とを
   持つことを特徴とする特許請求の範囲第１項記載の情報
   処理装置。