JPS60165744A - 半導体整流素子 - Google Patents
半導体整流素子Info
- Publication number
- JPS60165744A JPS60165744A JP59020743A JP2074384A JPS60165744A JP S60165744 A JPS60165744 A JP S60165744A JP 59020743 A JP59020743 A JP 59020743A JP 2074384 A JP2074384 A JP 2074384A JP S60165744 A JPS60165744 A JP S60165744A
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- JP
- Japan
- Prior art keywords
- iron
- copper
- plate
- ratio
- layer
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- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
- H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体整流素子に関し、特に市輛の交流発電
機の整流装置に用いられる。
機の整流装置に用いられる。
従来の半導体整流素子の一例を第１図に示す。
図において、＋１１はシリコンチップで、御飯で椀型に
形成された電極板＋２１の開底にはんだｌ５（３ａ）に
よって一方の主面でマウントされ、他方の主面ははんだ
層（３ｂ）によってリード線（４）に接続され＊極導出
が達成されている。また、土ｄ１シシリコ／チップを保
画するために、シリコーン樹脂のエンキャップ部材（５
）が凹部内に充填され、シリコンチップ（菖）を被梼す
るとともにこれと電極板（２）とリード＃（４）とを一
体に封止して外囲Ｈ”４を構成している。
形成された電極板＋２１の開底にはんだｌ５（３ａ）に
よって一方の主面でマウントされ、他方の主面ははんだ
層（３ｂ）によってリード線（４）に接続され＊極導出
が達成されている。また、土ｄ１シシリコ／チップを保
画するために、シリコーン樹脂のエンキャップ部材（５
）が凹部内に充填され、シリコンチップ（菖）を被梼す
るとともにこれと電極板（２）とリード＃（４）とを一
体に封止して外囲Ｈ”４を構成している。
上記半導体整流素子の構造において、′ｆｖＬ極板は電
気伝導性の良し＠が使用される。しかし、銅の線膨張率
は１６．５Ｘ１（１’／℃でシリコンの５Ｘ］（＋’／
て：に比して約３倍と大きいため、チップ全放熱板には
んだ接合するとき、大きな熱応力がチップに印加され破
損の原因となる。特に、近年自動中に電子機器が多く装
備される、Ｌうになり、整流素子の容量増大が必須とな
っている。これに伴ないシリコンチップも大型化の傾向
にあり、熱衝撃対策が重大な問題となっている。
気伝導性の良し＠が使用される。しかし、銅の線膨張率
は１６．５Ｘ１（１’／℃でシリコンの５Ｘ］（＋’／
て：に比して約３倍と大きいため、チップ全放熱板には
んだ接合するとき、大きな熱応力がチップに印加され破
損の原因となる。特に、近年自動中に電子機器が多く装
備される、Ｌうになり、整流素子の容量増大が必須とな
っている。これに伴ないシリコンチップも大型化の傾向
にあり、熱衝撃対策が重大な問題となっている。
なお、整流素子の熱衝撃対策として、シリコンチップと
′ＮＬ極板との間に夕／ゲステンやモリブデ／等の緩衝
板を挿入することが一般に行なわれているが、これらの
緩衝板は非常に歯側であり岐品価格の低減化に障害とな
る。
′ＮＬ極板との間に夕／ゲステンやモリブデ／等の緩衝
板を挿入することが一般に行なわれているが、これらの
緩衝板は非常に歯側であり岐品価格の低減化に障害とな
る。
この発明は従来の問題点に鑑み電極板の材質を改良する
。
。
この発明にかかる半導体整流素子は放熱板に銅クラツド
鉄を用い、その表層の′Ａ層に素子チップ紮マウントし
たことを特徴とする。
鉄を用い、その表層の′Ａ層に素子チップ紮マウントし
たことを特徴とする。
次にこの発明の１実楕例全図面を参照して詳、＠１１に
説明する。
説明する。
第２図に示すようＫＷ、極板（１１）は両面に鋼をクラ
ッドした鉄板でなり、芯材の鉄条（ｌ１ｇ）はその両主
面の表）−が銅＃１１（Ｉｌｂ）である。
ッドした鉄板でなり、芯材の鉄条（ｌ１ｇ）はその両主
面の表）−が銅＃１１（Ｉｌｂ）である。
ここで、クラツド材の銅と鉄の比率は重要であり、当然
に鉄の占める割合が多いと熱応力は小になるが、放熱は
悪くなる。逆に鋼の占める割合が多いと放熱は良いが、
熱応力は大になる。この発明の目的からすれば、熱衝撃
による７リコンチツプ破損の防止を計るために鉄の割合
を大にしている。そして、放熱が悪く熱抵抗が大になる
が、機械的強度は大であるから対策として板厚で調整し
、従来の１ ａｌｌ ’ｉ） ０．４１１１として放熱
についてもＵ好に達成できた。次に第３図に’＊極板叩
）の鉄条（Ｉｌａ）と＠層（Ｈｈ）との割合全例示する
。板厚４（）０μｎ１に対し、両主面の表層６（）μｍ
ずつが銅層であるクラツド板である。
に鉄の占める割合が多いと熱応力は小になるが、放熱は
悪くなる。逆に鋼の占める割合が多いと放熱は良いが、
熱応力は大になる。この発明の目的からすれば、熱衝撃
による７リコンチツプ破損の防止を計るために鉄の割合
を大にしている。そして、放熱が悪く熱抵抗が大になる
が、機械的強度は大であるから対策として板厚で調整し
、従来の１ ａｌｌ ’ｉ） ０．４１１１として放熱
についてもＵ好に達成できた。次に第３図に’＊極板叩
）の鉄条（Ｉｌａ）と＠層（Ｈｈ）との割合全例示する
。板厚４（）０μｎ１に対し、両主面の表層６（）μｍ
ずつが銅層であるクラツド板である。
上記実施例のクラッドの各１ｉｉＩ ＦＦの六め方分説
１明する。
１明する。
まず、熱膨張率は面方向と、板厚方向とで若干異なり次
のように表わされる。
のように表わされる。
α（面方向）＝１２．７Ｘ１０−γ℃
α（板厚方向）＝１３．１ Ｘ １ ｎ −” ／℃熱
伝導率λは λ（面方向） ”” １７９．４Ｗ／ｍ−τ〕λ（板厚
方向） ” １０９．６Ｗ／ｍ ・℃計算式および材料
定数は下記を用いた。
伝導率λは λ（面方向） ”” １７９．４Ｗ／ｍ−τ〕λ（板厚
方向） ” １０９．６Ｗ／ｍ ・℃計算式および材料
定数は下記を用いた。
）式 Ｍｌ ｈｉ
ｉ；１
（ここでｈｉｌｄｉ査目の１−厚の全厚さに対する比率
を表わす） α（板厚方向）＝、Σαｉ ｈＩ Ｉヰ１ λ（面方向）＝曇 λＩｈＩ Ｉセ１ 〔発明の効果〕 この発明には次にあげる効果がある。
を表わす） α（板厚方向）＝、Σαｉ ｈＩ Ｉヰ１ λ（面方向）＝曇 λＩｈＩ Ｉセ１ 〔発明の効果〕 この発明には次にあげる効果がある。
まず、熱衝撃試験ｅよ例えば常温から２８０℃σ）熱板
に急激に接触させて特性を確認するもので、発生した不
良率で比較すると従来の０，５０％が０．０１ ’１に
顕著な向上をみた。また、上Ｈｌシを第４図に示すよう
に試料を熱板（１３−を二に置いて加熱を施し、加熱時
に発生する応力全歪ゲージ（＋３１を用いて実測した結
果、従来の９．２９羅／ａｄが５．８８＃／−にほぼ半
減していることが確認さ！１５だ。
に急激に接触させて特性を確認するもので、発生した不
良率で比較すると従来の０，５０％が０．０１ ’１に
顕著な向上をみた。また、上Ｈｌシを第４図に示すよう
に試料を熱板（１３−を二に置いて加熱を施し、加熱時
に発生する応力全歪ゲージ（＋３１を用いて実測した結
果、従来の９．２９羅／ａｄが５．８８＃／−にほぼ半
減していることが確認さ！１５だ。
次に、耐熱疲労性は電＃１．＆の材料を線膨張率の小さ
いクランド材にすることによって熱疲労試験の際にはん
だに印加される歪が小さくなっていることで確認された
。熱疲労試験の結果を次に目己す。
いクランド材にすることによって熱疲労試験の際にはん
だに印加される歪が小さくなっていることで確認された
。熱疲労試験の結果を次に目己す。
１ｉ１４１図は半導体整流素子の断面図、第２図はこの
発明の１実施例の半導体整流素子における放熱板の断面
図、＠３図は第２図の一部を示しその寸法を説明する断
面図、第４図は耐熱衝撃性を歪ゲージによって試験する
状態を示す断面図である。 １ シリコンチップ ３ａ、３ｂ はんだ層 ４ リード線 ５ エンキャップ部材 １１ 電極板 １１ａ 電極板の鉄条ｆ〜（− １１ｂ 電極板の銅層 代理人 弁理士 井 上 −男 （７） 第 １ 図 第 ２ 図 第 ３ 図
発明の１実施例の半導体整流素子における放熱板の断面
図、＠３図は第２図の一部を示しその寸法を説明する断
面図、第４図は耐熱衝撃性を歪ゲージによって試験する
状態を示す断面図である。 １ シリコンチップ ３ａ、３ｂ はんだ層 ４ リード線 ５ エンキャップ部材 １１ 電極板 １１ａ 電極板の鉄条ｆ〜（− １１ｂ 電極板の銅層 代理人 弁理士 井 上 −男 （７） 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 半導体素子がマウントされた放熱板が銅クラツド鉄でな
る半導体整流素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020743A JPS60165744A (ja) | 1984-02-09 | 1984-02-09 | 半導体整流素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020743A JPS60165744A (ja) | 1984-02-09 | 1984-02-09 | 半導体整流素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60165744A true JPS60165744A (ja) | 1985-08-28 |
Family
ID=12035669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020743A Pending JPS60165744A (ja) | 1984-02-09 | 1984-02-09 | 半導体整流素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60165744A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115796A (ja) * | 1985-11-14 | 1987-05-27 | Sharp Corp | 光半導体用ヒ−トシンクの電極構造 |
| US5939214A (en) * | 1989-05-31 | 1999-08-17 | Advanced Technology Interconnect, Incorporated | Thermal performance package for integrated circuit chip |
| JP2014199890A (ja) * | 2013-03-29 | 2014-10-23 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1984
- 1984-02-09 JP JP59020743A patent/JPS60165744A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115796A (ja) * | 1985-11-14 | 1987-05-27 | Sharp Corp | 光半導体用ヒ−トシンクの電極構造 |
| US5939214A (en) * | 1989-05-31 | 1999-08-17 | Advanced Technology Interconnect, Incorporated | Thermal performance package for integrated circuit chip |
| JP2014199890A (ja) * | 2013-03-29 | 2014-10-23 | 新電元工業株式会社 | 半導体装置及び半導体装置の製造方法 |
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