JPS60164854A - 記憶装置アクセス制御方式 - Google Patents
記憶装置アクセス制御方式Info
- Publication number
- JPS60164854A JPS60164854A JP2031384A JP2031384A JPS60164854A JP S60164854 A JPS60164854 A JP S60164854A JP 2031384 A JP2031384 A JP 2031384A JP 2031384 A JP2031384 A JP 2031384A JP S60164854 A JPS60164854 A JP S60164854A
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- JP
- Japan
- Prior art keywords
- access
- storage device
- banks
- bank
- accessed
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は情報処理装置の記憶装置アクセス制御方式に係
り、特に高速の演算装置等へデータを供給するためのレ
ジスタ等として使用する記憶装置のアクセス制御方式に
関する。
り、特に高速の演算装置等へデータを供給するためのレ
ジスタ等として使用する記憶装置のアクセス制御方式に
関する。
山）技術の背景
ベクトルプロセッサ或いはパイプライン式演算装置等の
高速演算機能を有効に動作させる為には、それ等の処理
速度に見合ったオペランドデータ供給能力を必要とする
。この目的で、高速演算機構の近くに比較的大量（例え
ば２５６キロバイト）のレジスタを構成する記憶装置を
設け、主記憶装置等の大容量メモリから、このレジスタ
記憶装置へ所要データをブロック転送しておく方式が用
いられる。このようなレジスタ記憶装置のスルーブツト
（時間当たりの入出力可能データ量）は、該レジスタ記
憶装置にアクセスを要する最も高速の演算機構等のスル
ープットとマツチする必要がある。
高速演算機能を有効に動作させる為には、それ等の処理
速度に見合ったオペランドデータ供給能力を必要とする
。この目的で、高速演算機構の近くに比較的大量（例え
ば２５６キロバイト）のレジスタを構成する記憶装置を
設け、主記憶装置等の大容量メモリから、このレジスタ
記憶装置へ所要データをブロック転送しておく方式が用
いられる。このようなレジスタ記憶装置のスルーブツト
（時間当たりの入出力可能データ量）は、該レジスタ記
憶装置にアクセスを要する最も高速の演算機構等のスル
ープットとマツチする必要がある。
（（１）従来技術と問題点
例えばベクトルプロセッサにおいて、記憶装置は複数の
単位データを順番に連続アクセスして要求源へ供給でき
るようにされ、そのアクセス速度はプロセッサ内で最も
高速な加算機構等の速度に対応した速度とされる。この
ようにした場合、例えば一般に加算機構より数倍以上遅
い乗除算機構等にデータを供給する場合には、記憶装置
と演算機構の速度を整合する為に、特別の手段が必要に
なる。従来、簡単な制御により、経済的に且つ演算機構
等の性能を制約することなく、そのような手段を実現す
る方式はなかった。
単位データを順番に連続アクセスして要求源へ供給でき
るようにされ、そのアクセス速度はプロセッサ内で最も
高速な加算機構等の速度に対応した速度とされる。この
ようにした場合、例えば一般に加算機構より数倍以上遅
い乗除算機構等にデータを供給する場合には、記憶装置
と演算機構の速度を整合する為に、特別の手段が必要に
なる。従来、簡単な制御により、経済的に且つ演算機構
等の性能を制約することなく、そのような手段を実現す
る方式はなかった。
（ｄ１発明の目的
従って、本発明の目的は、速度の異なる演算機構等に対
して、それぞれの性能に適合したスループットを実現す
る経済的な記憶装置アクセス制御方式を提供するにある
。
して、それぞれの性能に適合したスループットを実現す
る経済的な記憶装置アクセス制御方式を提供するにある
。
ｔｅ１発明の構成
上記の目的は本発明によれば、連続するＮアクセスサイ
クルでＮ個のバンクにアクセスするようにされた記憶装
置の記憶装置アクセス制御方式において、Ｎと互いに素
な正整数Ｘを用いて、連続するＮ個のアクセスサイクル
ごとの１アクセスのみを有効アクセスとすること、特に
ＸはＮと互いに素な正整数とし、記憶装置の各バンクを
Ｘ回アクセスすることにより、Ｎ個の異なる全バンクに
アクセスすることを特徴とする記憶装置アクセス制御方
式によって達成される。
クルでＮ個のバンクにアクセスするようにされた記憶装
置の記憶装置アクセス制御方式において、Ｎと互いに素
な正整数Ｘを用いて、連続するＮ個のアクセスサイクル
ごとの１アクセスのみを有効アクセスとすること、特に
ＸはＮと互いに素な正整数とし、記憶装置の各バンクを
Ｘ回アクセスすることにより、Ｎ個の異なる全バンクに
アクセスすることを特徴とする記憶装置アクセス制御方
式によって達成される。
＋ｒｉ発明の実施例
第１図は記憶装置の一例を示す。この記憶装置１０はＮ
＝８の例であって、１００〜１０７で示す８個のバンク
で構成される。記憶装Ｎ１０は０〜Ｍ−１のアドレスに
よりアクセスされ、０〜Ｍ−１の内の１アドレスを指定
することにより、そのバンクに属するＮ個の各単位デー
タについて、第０バンク１００から第７バンク１０７ま
で順に連続してアクセスすることができるように構成さ
れているものとする。
＝８の例であって、１００〜１０７で示す８個のバンク
で構成される。記憶装Ｎ１０は０〜Ｍ−１のアドレスに
よりアクセスされ、０〜Ｍ−１の内の１アドレスを指定
することにより、そのバンクに属するＮ個の各単位デー
タについて、第０バンク１００から第７バンク１０７ま
で順に連続してアクセスすることができるように構成さ
れているものとする。
制御回路１１０はアクセス源１３０からの要求により、
記憶装置１０を制御する部分で、アドレス発生回路１１
１は０−Ｍ−１のアドレスを発生して、アドレス回路１
１４を経て全バンクのデータを選択する。バンク選択制
御回路１１２はバンク選択信号１１５によりセレクタ１
２０を駆動し、読み出しデータをアクセス源１３０に渡
すべきバンクを選択する。バンク選択制御回路１１３は
バンク選択信号１１６によりセレクタ１２１を駆動し、
アクセス源１３０からの単位データを書き込むべきバン
クを選択する。
記憶装置１０を制御する部分で、アドレス発生回路１１
１は０−Ｍ−１のアドレスを発生して、アドレス回路１
１４を経て全バンクのデータを選択する。バンク選択制
御回路１１２はバンク選択信号１１５によりセレクタ１
２０を駆動し、読み出しデータをアクセス源１３０に渡
すべきバンクを選択する。バンク選択制御回路１１３は
バンク選択信号１１６によりセレクタ１２１を駆動し、
アクセス源１３０からの単位データを書き込むべきバン
クを選択する。
゛ゎｔｊ＃！１Ｈｏｏｉ□、おゆおアワヤニ２．おいて
は、アクセス源１３０が例えば単位データＯ〜１５にア
クセスする場合に、アドレス発生回路１１１及びアドレ
ス回路」１４は先づアドレス０を選択し、各バンクが第
０バンク１００から順次アクセスされる。この藺に、読
み出しの場合はバンク選択制御回路１１２及びセレクタ
１２０により、書込みの場合はバンク選択制御回路１１
３及びセレクタ１２１により、第０〜７バンクが順次選
択され、８サイクルで単位データ０〜７が順に処理され
る。 次にアドレス発生回路１１１及びアドレス回路１
１４はアドレス１を選択し、前と同様にして、単位デー
タ８〜１５が８サイクルで処理される。アクセス源１３
０のスループットが、上記の記憶装置１０のそれより小
さい場合、例えばアクセス源の除算回路が、２個の単位
データ間の演算に５サイクルを要するような場合には、
上記のように毎サイクル読み出される単位データを直ち
に受け取ることはできない。このような場合に対して、
本発明は次のようにする。
は、アクセス源１３０が例えば単位データＯ〜１５にア
クセスする場合に、アドレス発生回路１１１及びアドレ
ス回路」１４は先づアドレス０を選択し、各バンクが第
０バンク１００から順次アクセスされる。この藺に、読
み出しの場合はバンク選択制御回路１１２及びセレクタ
１２０により、書込みの場合はバンク選択制御回路１１
３及びセレクタ１２１により、第０〜７バンクが順次選
択され、８サイクルで単位データ０〜７が順に処理され
る。 次にアドレス発生回路１１１及びアドレス回路１
１４はアドレス１を選択し、前と同様にして、単位デー
タ８〜１５が８サイクルで処理される。アクセス源１３
０のスループットが、上記の記憶装置１０のそれより小
さい場合、例えばアクセス源の除算回路が、２個の単位
データ間の演算に５サイクルを要するような場合には、
上記のように毎サイクル読み出される単位データを直ち
に受け取ることはできない。このような場合に対して、
本発明は次のようにする。
アクセス源１３０のスルーブツトが、記憶装置１０のス
ループットの１／Ｚの場合に、Ｘ≧２である整数Ｘを一
定の条件で選び、読み出し又は書込みサイクルのうち、
Ｘサイクルごとに１サイクルのアクセスのみを有筋アク
セスとする。こ＼で有効アクセスとは、このアクセスに
おいてのみ、読み出した単位データを実際にアクセス源
に受け取り、又はアクセス源の単位データを記憶装置に
実際に書込むことを意味する。
ループットの１／Ｚの場合に、Ｘ≧２である整数Ｘを一
定の条件で選び、読み出し又は書込みサイクルのうち、
Ｘサイクルごとに１サイクルのアクセスのみを有筋アク
セスとする。こ＼で有効アクセスとは、このアクセスに
おいてのみ、読み出した単位データを実際にアクセス源
に受け取り、又はアクセス源の単位データを記憶装置に
実際に書込むことを意味する。
前の例と同様に、単位データ０〜１５にアクセスする場
合を考えると、Ｘサイクルごとに有効アクセスとすると
、各バンクをＸ回アクをスすることによって全単位デー
タにアクセスできることになるので、合計２Ｘ回で単位
データＯ〜１５にアクセスできる。この様子をＮ＝８、
Ｘ＝５とした場合について第１表に示す。表においてア
ドレス０及び１の各アクセス順１〜５において、バンク
は０から７へ順にアクセスされ、そのうち５回目ごとの
アクセスが有効アクセスとされ、■、■、■、−・−等
と表示した単位データが実際にアクセスされることを示
す。
合を考えると、Ｘサイクルごとに有効アクセスとすると
、各バンクをＸ回アクをスすることによって全単位デー
タにアクセスできることになるので、合計２Ｘ回で単位
データＯ〜１５にアクセスできる。この様子をＮ＝８、
Ｘ＝５とした場合について第１表に示す。表においてア
ドレス０及び１の各アクセス順１〜５において、バンク
は０から７へ順にアクセスされ、そのうち５回目ごとの
アクセスが有効アクセスとされ、■、■、■、−・−等
と表示した単位データが実際にアクセスされることを示
す。
第１表
Ｎバンクを順にアクセスすることをＮ回繰り返し、且つ
Ｘサイクルごとに有効アクセスとすると、Ｎ回の有効ア
クセスがある。このＮ回のアクセスがＮ個のすべて異な
るバンクへのアクセスとなるためには、ＸをＮと互いに
素な整数とすればよい。
Ｘサイクルごとに有効アクセスとすると、Ｎ回の有効ア
クセスがある。このＮ回のアクセスがＮ個のすべて異な
るバンクへのアクセスとなるためには、ＸをＮと互いに
素な整数とすればよい。
第１表は、このような条件を満足する場合に該当する。
上記のようなアクセス方法において、ＸとＮを互いに素
な整数とすることにより、有効アクセスが同一バンクに
重複して行われることが無いことは、次のように証明さ
れる。
な整数とすることにより、有効アクセスが同一バンクに
重複して行われることが無いことは、次のように証明さ
れる。
一般に、ａ＋１回目の有効アクセスでアクセスするバン
ク番号をαとすると、α−ａＸ−ｍＮと表すことができ
る。こ＼でｍは０又は正整数であり、ａは当然０からＮ
−１までの整数のみをとり得る。異なる回であるａ＋１
回目とｂ＋１回目（従ってａ＃ｂ）の有効アクセスのバ
ンク番号をそれぞれα、βとすると、 α＝ａＸ−ｍＮ、 β＝ｂＸ−ｎＮ である。こ＼でα−βと仮定すると、 （ａ −ｂ） Ｘ ＝ （ｍ −ｎ） Ｎ −−−−−
−（１）となる。他方ａとｂの条件から、Ｉａ−ｂｌ＜
Ｎであるので、Ｎの素因数であってａ−ｂとＮの公約数
には含まれないものが、少なくとも１つはなければなら
ない。又ＸとＮは互いに素であるように選ばれているか
ら、（１１式の左辺の素因数には、右辺の素因数の少な
くとも１つを含まないことになる。従って、（１）式が
成り立つ場合はａ＝ｂ且つｍ ＝ ｎの場合のみである
。もしａ＃ｂとすれば、α≠βでなければならず、これ
ば即ち異なる有効アクセスにおけるバンクは異なること
を意味し、Ｎ回の有効アクセスでＮ個の異なるバンクが
すべて重複無くアクセスされることになる。
ク番号をαとすると、α−ａＸ−ｍＮと表すことができ
る。こ＼でｍは０又は正整数であり、ａは当然０からＮ
−１までの整数のみをとり得る。異なる回であるａ＋１
回目とｂ＋１回目（従ってａ＃ｂ）の有効アクセスのバ
ンク番号をそれぞれα、βとすると、 α＝ａＸ−ｍＮ、 β＝ｂＸ−ｎＮ である。こ＼でα−βと仮定すると、 （ａ −ｂ） Ｘ ＝ （ｍ −ｎ） Ｎ −−−−−
−（１）となる。他方ａとｂの条件から、Ｉａ−ｂｌ＜
Ｎであるので、Ｎの素因数であってａ−ｂとＮの公約数
には含まれないものが、少なくとも１つはなければなら
ない。又ＸとＮは互いに素であるように選ばれているか
ら、（１１式の左辺の素因数には、右辺の素因数の少な
くとも１つを含まないことになる。従って、（１）式が
成り立つ場合はａ＝ｂ且つｍ ＝ ｎの場合のみである
。もしａ＃ｂとすれば、α≠βでなければならず、これ
ば即ち異なる有効アクセスにおけるバンクは異なること
を意味し、Ｎ回の有効アクセスでＮ個の異なるバンクが
すべて重複無くアクセスされることになる。
第２図はアドレス発生回路１１１の実施例である・起動
信号線３００にアクセス源１３０から送られる起動信号
によりアクセスが開始される。同時にアドレス線３０１
に記憶装置のアクセス開始アドレスが送られ、ゲート３
１０を経てレジスタ３３０にセットされる。起動信号３
００によりカウンタ３５０はＯにリセットされる。レジ
スタ３３０の出力はアドレス線３７０でアドレス回路１
１４へ送られ、記憶装置の指定アドレスにおける、全バ
ンク１００〜１０７を順次アクセスする。この間カウン
タ３５０は各アクセスごとに＋１される・カウンタ３５
０の出力は比較器３６０で線３６３の入力と比較され、
両者が一致した場合には線３６１の信号が線３３１を経
てレジスタ３３０に与えられ、レジスタ３３０の現内容
に増分回路３４０で＋１された値が線３４１、ゲート３
１０を経てレジスタ３３０にセントされる。
信号線３００にアクセス源１３０から送られる起動信号
によりアクセスが開始される。同時にアドレス線３０１
に記憶装置のアクセス開始アドレスが送られ、ゲート３
１０を経てレジスタ３３０にセットされる。起動信号３
００によりカウンタ３５０はＯにリセットされる。レジ
スタ３３０の出力はアドレス線３７０でアドレス回路１
１４へ送られ、記憶装置の指定アドレスにおける、全バ
ンク１００〜１０７を順次アクセスする。この間カウン
タ３５０は各アクセスごとに＋１される・カウンタ３５
０の出力は比較器３６０で線３６３の入力と比較され、
両者が一致した場合には線３６１の信号が線３３１を経
てレジスタ３３０に与えられ、レジスタ３３０の現内容
に増分回路３４０で＋１された値が線３４１、ゲート３
１０を経てレジスタ３３０にセントされる。
比較器３６０の入力線３６３には、同じ記憶装置アドレ
スでアクセスする回数を示す値、即ち前記のＸとＮを使
って表せばＸＮ−１（第１表の例の場合３９）がアクセ
ス源１３０から指定されるものとする。アドレス発生回
路１１１は以上の動作を起動線３００の信号が次にオン
になるまで繰り返す。
スでアクセスする回数を示す値、即ち前記のＸとＮを使
って表せばＸＮ−１（第１表の例の場合３９）がアクセ
ス源１３０から指定されるものとする。アドレス発生回
路１１１は以上の動作を起動線３００の信号が次にオン
になるまで繰り返す。
第３図はバンク選択制御回路１１２の一例である。バン
ク数に等しいフリップフロップ回路があり、そのうちフ
リップフロップ４１１〜４１７が起動線３００の信号に
よりリセットされてＯ″となり、第０バンクに対応する
フリップフロップ４１０のみ信号線４３０により”１”
にセットされる。その後、各サイクルごとにフリップフ
ロ・ノブ４１０から４１１．４１２、・−とｌ＋１１＋
がシフトし、バンク選択信号線４２０〜４２７の１本の
みが順次″１″になる。この″１″信号はフリツブフロ
ップ４１７から線４２８でフリップフロップ４１０へ帰
還され、以上の動作を繰り返すことができる。バンク選
択信号線４２０〜４２７は、第１図で線１１５としてま
とめて示した信号線に対応し、読み出し側のセレクタ１
２０を制御する。
ク数に等しいフリップフロップ回路があり、そのうちフ
リップフロップ４１１〜４１７が起動線３００の信号に
よりリセットされてＯ″となり、第０バンクに対応する
フリップフロップ４１０のみ信号線４３０により”１”
にセットされる。その後、各サイクルごとにフリップフ
ロ・ノブ４１０から４１１．４１２、・−とｌ＋１１＋
がシフトし、バンク選択信号線４２０〜４２７の１本の
みが順次″１″になる。この″１″信号はフリツブフロ
ップ４１７から線４２８でフリップフロップ４１０へ帰
還され、以上の動作を繰り返すことができる。バンク選
択信号線４２０〜４２７は、第１図で線１１５としてま
とめて示した信号線に対応し、読み出し側のセレクタ１
２０を制御する。
アクセス源１３０は線１３１で転送される読み出しデー
タを、Ｘサイクルに１回のみ取り込む。
タを、Ｘサイクルに１回のみ取り込む。
第４図はバンク選択制御回路１１３の一例である。カウ
ンタ５１０は０からＸ−１まで各サイクルごとに＋１さ
れ、再びＯにもどるように構成される。カウンタ５１０
の出力５２０はデコーダ５３０でＯを検出され、カウン
タ５１０の計数値が０の場合のみデコーダ５３０の出力
信号線５３１が信号”１”になる。バンク数に等しい数
のゲート５６０〜５６７のそれぞれにおいて、信号線５
３１の信号と第３図の出力信号線４２０〜４２７の各々
との論理積がとられ、信号線５７０〜５１７へ出力され
る。従ってカウンタ５１０が起動線３００の信号でＯに
リセットされると、以後Ｘサイクルに１回信号線５７０
〜５７７のうちの何れかの１線に信号”１”があがる。
ンタ５１０は０からＸ−１まで各サイクルごとに＋１さ
れ、再びＯにもどるように構成される。カウンタ５１０
の出力５２０はデコーダ５３０でＯを検出され、カウン
タ５１０の計数値が０の場合のみデコーダ５３０の出力
信号線５３１が信号”１”になる。バンク数に等しい数
のゲート５６０〜５６７のそれぞれにおいて、信号線５
３１の信号と第３図の出力信号線４２０〜４２７の各々
との論理積がとられ、信号線５７０〜５１７へ出力され
る。従ってカウンタ５１０が起動線３００の信号でＯに
リセットされると、以後Ｘサイクルに１回信号線５７０
〜５７７のうちの何れかの１線に信号”１”があがる。
信号線５７０〜５７７は、第１図で線１１６としてまと
めて示す信号線に対応し、書込み側のセレクタ１２１を
制御して、バンクＯ〜７のうちの１バンクを書込み可能
状態にする。アクセス源１３０は上記の制御に同期して
、Ｘサイクルごとに書込みデータを線１３２で記憶装置
へ転送することにより書込みが行われる。
めて示す信号線に対応し、書込み側のセレクタ１２１を
制御して、バンクＯ〜７のうちの１バンクを書込み可能
状態にする。アクセス源１３０は上記の制御に同期して
、Ｘサイクルごとに書込みデータを線１３２で記憶装置
へ転送することにより書込みが行われる。
以上の説明においては、１アドレスごとにＸ回の繰り返
しを行った後、次のアドレスのアクセスに進むようにし
た。しかし、複数のアドレスにわたって各バンク１回づ
つのアクセスを連続し、これをＸ回繰り返すように第２
図の回路を変更することは、当業者にとって容易なこと
である。１回に扱うデータの領域が大きい場合に、この
ようなアクセス方式が都合のよい場合がある。このよう
なアクセス方式を採る場合には、連続してアクセス量る
アドレスの個数をｋとした場合、ＸはｋＮと互いに素な
関係に選ぶことが望ましい。
しを行った後、次のアドレスのアクセスに進むようにし
た。しかし、複数のアドレスにわたって各バンク１回づ
つのアクセスを連続し、これをＸ回繰り返すように第２
図の回路を変更することは、当業者にとって容易なこと
である。１回に扱うデータの領域が大きい場合に、この
ようなアクセス方式が都合のよい場合がある。このよう
なアクセス方式を採る場合には、連続してアクセス量る
アドレスの個数をｋとした場合、ＸはｋＮと互いに素な
関係に選ぶことが望ましい。
以上において、記憶装置はベクトルプロセッサ１
等のレジスタを想定して説明したが、本発明の適用がそ
のような用途の記憶装置に限定されないことはいうまで
もない。例えば、記憶装置のアクセス源として、スルー
ブツトの小さい他の記憶装置を考えると、再記憶装置間
のデータ転送が、本発明の適用により効果的に行われ得
ることが明らかである。
のような用途の記憶装置に限定されないことはいうまで
もない。例えば、記憶装置のアクセス源として、スルー
ブツトの小さい他の記憶装置を考えると、再記憶装置間
のデータ転送が、本発明の適用により効果的に行われ得
ることが明らかである。
（ｇ）発明の効果
以上の説明から明らかなように、本発明によれば、高速
の演算装置等のスループットに適合された記憶装置を、
それらより低いスループットを有する装置には、そのス
ループットに適合する態様で共用することが、比較的簡
単な回路によって、経済的に実現され得る。
の演算装置等のスループットに適合された記憶装置を、
それらより低いスループットを有する装置には、そのス
ループットに適合する態様で共用することが、比較的簡
単な回路によって、経済的に実現され得る。
第１図は記憶装置のブロック図、第２図はアドレス発生
回路の説明図、第３図は読み出し側のバンク選択制御回
路の説明図、第４図は書込み側のバンク選択制御回路の
説明図である。図において、１０は記憶装置、１００〜
１０７は記憶バンク、２ １１０は記憶装置の制御部、１３０はアクセス源、３３
０はアドレスレジスタ、３５０及び５１０はカウンタ、
３６０は比較回路、４１０〜４１７はフリップフロップ
、５３０はデコーダ回路である。
回路の説明図、第３図は読み出し側のバンク選択制御回
路の説明図、第４図は書込み側のバンク選択制御回路の
説明図である。図において、１０は記憶装置、１００〜
１０７は記憶バンク、２ １１０は記憶装置の制御部、１３０はアクセス源、３３
０はアドレスレジスタ、３５０及び５１０はカウンタ、
３６０は比較回路、４１０〜４１７はフリップフロップ
、５３０はデコーダ回路である。
Claims (2)
- （１）連続するＮアクセスサイクルでＮ個のバンクにア
クセスするようにされた記憶装置の記憶装置アクセス制
御方式において、Ｎと互いに素な正整数Ｘを用いて、連
続するＸ個のアクセスサイクルごとの１アクセスのみを
有効アクセスとすることを特徴とする記憶装置アクセス
制御方式。 - （２）記憶装置の各バンクをＸ回アクセスすることによ
り、Ｎ個の異なる全バンクにアクセスすることを特徴と
する特許請求の範囲第（１）項記載の記憶装置アクセス
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031384A JPH0247773B2 (ja) | 1984-02-06 | 1984-02-06 | Kiokusochiakusesuseigyohoshiki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031384A JPH0247773B2 (ja) | 1984-02-06 | 1984-02-06 | Kiokusochiakusesuseigyohoshiki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60164854A true JPS60164854A (ja) | 1985-08-27 |
| JPH0247773B2 JPH0247773B2 (ja) | 1990-10-22 |
Family
ID=12023643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2031384A Expired - Lifetime JPH0247773B2 (ja) | 1984-02-06 | 1984-02-06 | Kiokusochiakusesuseigyohoshiki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247773B2 (ja) |
-
1984
- 1984-02-06 JP JP2031384A patent/JPH0247773B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0247773B2 (ja) | 1990-10-22 |
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