JPS60164258A - Pulse measurement - Google Patents

Pulse measurement

Info

Publication number
JPS60164258A
JPS60164258A JP1962084A JP1962084A JPS60164258A JP S60164258 A JPS60164258 A JP S60164258A JP 1962084 A JP1962084 A JP 1962084A JP 1962084 A JP1962084 A JP 1962084A JP S60164258 A JPS60164258 A JP S60164258A
Authority
JP
Japan
Prior art keywords
signal
counter
pulse
clock signal
counters
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1962084A
Other languages
Japanese (ja)
Inventor
Osamu Miura
修 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP1962084A priority Critical patent/JPS60164258A/en
Publication of JPS60164258A publication Critical patent/JPS60164258A/en
Pending legal-status Critical Current

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

PURPOSE:To check for the normalcy of repeated pulses by stepping up an (n) notation counter on a clock signal when a change in the pulse signal is detected to step up another counter depending on the output of the counter. CONSTITUTION:A sampling/detection circuit 1 detects a signal changing point in in an input signal fi and sends a detection signal DET(CH) to a ternary counter 3. Receiving a signal of the counter 3, a selection circuit 6 selects a counter 4-1 corresponding thereto and sends a cycle counting signal DET(CN) and a clear signal CLR to the counter 4-1. The results of counting of the counter 4-1 are shown on a display circuit 5-1. Subsequently, as the signal changing point is inputted, likewise, counters 4-2 and 4-3 function separately and the results of counting are shown on display circuits 5-2 and 5-3.

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、パルス発生装置からのパルスを測定する方法
に関する。
DETAILED DESCRIPTION OF THE INVENTION <Field of Industrial Application> The present invention relates to a method of measuring pulses from a pulse generator.

〈従来技術〉 従来、パルス発生装置は単一周期の繰り返しパルスを発
生しており、該装置の出力の正常性を確認するための試
験装置としては、単にパルスの間隔を1つ計数する機能
があれば十分であった。
<Prior art> Conventionally, pulse generators generate repetitive pulses with a single period, and as a test device to confirm the normality of the output of the device, the function of simply counting one pulse interval is required. That was enough.

しかしながら、近年、複数の異なる時間間隔で繰り返し
パルスを発生する装置が開発されており、該装置の出力
の正常性を確認する方法としては、例えば、電磁オシロ
スコープ等の記録紙に出力パルスの状態に応じて残され
た記録に基いて、記録紙の送出速度と記録信号の長さと
から計算をして、パルスの時間間隔等の確認試験を行わ
ねばならなかった。即ち、測定しても直接結果は得られ
ず、計算し直す必要があるという欠点があった。
However, in recent years, devices that repeatedly generate pulses at multiple different time intervals have been developed, and one way to check the normality of the output of this device is to record the state of the output pulses on a recording paper such as an electromagnetic oscilloscope. Based on the records left in response, calculations had to be made from the recording paper feeding speed and the length of the recorded signal, and tests had to be conducted to confirm the pulse time intervals, etc. That is, there was a drawback that even if the measurement was performed, the result could not be obtained directly, and it was necessary to recalculate.

〈発明の目的〉 本発明は、上記の欠点を除去し、異なる時間間隔のパル
スの測定を同時に行い、かつ計算し直す必要のないパル
ス測定方法を提供することを目的とする。
<Objective of the Invention> The object of the present invention is to eliminate the above-mentioned drawbacks, and to provide a pulse measurement method that simultaneously measures pulses at different time intervals and does not require recalculation.

〈発明の構成〉 本発明は、n個の岩なる時間間隔を有する連続したパル
ス信号を繰り返し発生するパルス発生装置の該パルス信
号を測定する方法において、クロック信号発生回路、前
記パルス信号の変化を検知する検出回路、n進カウンタ
およびn個のカウンタを備えることにより、該検出回路
が前記パルス信号の変化を検出すると、前記クロック信
号発生回路からのクロック信号により前記n進カウンタ
を歩進させ、該n進カウンタの出力により前記カウンタ
の1つが前記クロックイ6号の回数を計数して、前記パ
ルス信号を測定するようにしたことを特徴としており、
さらには前記カウンタの1つの内容に前記クロック信号
の周期を乗じた結果を表示するようにしたことを特徴と
している。
<Configuration of the Invention> The present invention provides a method for measuring a pulse signal of a pulse generator that repeatedly generates a continuous pulse signal having n regular time intervals, which includes a clock signal generating circuit, a clock signal generating circuit, and a clock signal generating circuit that detects changes in the pulse signal. By comprising a detection circuit for detection, an n-ary counter, and n counters, when the detection circuit detects a change in the pulse signal, the n-ary counter is incremented by a clock signal from the clock signal generation circuit; The pulse signal is measured by one of the counters counting the number of clocks No. 6 based on the output of the n-ary counter,
Furthermore, the present invention is characterized in that the result of multiplying the content of one of the counters by the period of the clock signal is displayed.

〈実施例〉 以下、本発明の実施例について図面を参照しながら説明
する。
<Examples> Examples of the present invention will be described below with reference to the drawings.

第1図は、本発明を適用するパルス測定装置の一実施例
である。図において、1はサンプリング用のクロック信
号発生回路2のクロック信号CPに応じて、入力端子I
Nに加えられた信号(被測定信号)f+をサンプリング
し、入力信号fsの立上りまたは立下りの変化点を検出
するサンプリング・検出回路、6はn進カウンタ、4−
1〜4−nはカウンタ、5−1〜5−nは表示回路で、
それぞれカウンタ4−1〜4−nの記憶内容を可視表示
する機能を有し、6は、n進カウンタ6の出力(計数結
果)に基いて1つのカウンタ4−i(i=1〜n)を選
択する選択回路である。
FIG. 1 shows an embodiment of a pulse measuring device to which the present invention is applied. In the figure, reference numeral 1 indicates an input terminal I in response to a clock signal CP of a clock signal generation circuit 2 for sampling.
a sampling/detection circuit that samples the signal (signal under test) f+ applied to N and detects the changing point of the rising or falling edge of the input signal fs; 6 is an n-ary counter; 4-
1 to 4-n are counters, 5-1 to 5-n are display circuits,
Each of the counters 4-1 to 4-n has a function of visually displaying the stored contents, and 6 is one counter 4-i (i=1 to n) based on the output (counting result) of the n-ary counter 6. This is a selection circuit that selects.

第2図は、サンプリング・検出回路1の一実施例を示し
、4ビツトのシフトレジスタ21,2つのインバータ2
2,23.4つのアンドゲート24〜27から成ってお
り、入力端子INからの入力信号fiを、クロック信号
発生回路2からのクロック信号CPIn応じてシフトレ
ジスタ21内に蓄積していく。また、 DET((!M
)はシフトレジスタ21への入力信号f+の変化点を検
出する信号で、DET (CN)は周期カウント信号、
CI、Rはクリア信号である。なお、出力信号DET(
CM)は、第6図に不すように、入力信号flの立上り
検出中に1回発生する。
FIG. 2 shows an embodiment of the sampling/detection circuit 1, which includes a 4-bit shift register 21, two inverters 2
The input signal fi from the input terminal IN is accumulated in the shift register 21 in accordance with the clock signal CPIn from the clock signal generation circuit 2. Also, DET((!M
) is a signal that detects the change point of the input signal f+ to the shift register 21, DET (CN) is a period count signal,
CI and R are clear signals. Note that the output signal DET(
CM) occurs once during the detection of the rising edge of the input signal fl, as shown in FIG.

第6図は、第2図の各部の信号のタイミングチャートを
示し、パルス間隔tlIは、測定するパルス、即ち入力
信号f1のパルス間隔及びパルス幅のそれぞれより十分
に小さい値を選ぶ必要がある。
FIG. 6 shows a timing chart of the signals in each part of FIG. 2, and the pulse interval tlI must be selected to be sufficiently smaller than the pulse interval and pulse width of the pulse to be measured, that is, the input signal f1.

その値は、測定の精度に応じて決定される。Its value is determined depending on the accuracy of the measurement.

今、入力端子INに、第4図に示すような入力信号fl
が入力された場合を考えてみる。この場合、3進である
ので、第1図のn進カウンタ6は3進カウンタとなる。
Now, an input signal fl as shown in FIG. 4 is applied to the input terminal IN.
Consider the case where is input. In this case, since it is a ternary system, the n-ary counter 6 in FIG. 1 becomes a ternary counter.

また、パルス測定の開始に先立って、リセット信号(R
8T)により、3進カウンタ6およびカウンタ4−1〜
4−nはリセットされる。
Also, before starting pulse measurement, a reset signal (R
8T), ternary counter 6 and counter 4-1 ~
4-n is reset.

さて、入力信号flが供給されると、サンプリング・検
出回路1(二よりサンプリングが行われる。
Now, when the input signal fl is supplied, sampling is performed from the sampling/detection circuit 1 (2).

この時、人力信号flの最初の信号toがまだ入力され
ていない時点、すなわち入力信号flが変化していない
時点では、検出信号DET(cIoは、3進カウンタ6
に送出されない。一方、周期カウント44号DETtc
s)は、第2図および第6図からも明らかなように、ク
ロック信号CPが入力された時点の直後から、選択回路
6に供給される。選択回路6は、例えば3進カウンタ6
の出力値が“2”の場合には、カウンタ4−2を選択し
て、上記の周期カウント信号DET <cm)を該カウ
ンタ4−2に送出する。そして、選択されたカウンタ4
−2は、このイi号DET (CN)をカウントするこ
とになる。なお、選択回路6が選択制御の動作を行なう
のは、3進カクンタ6に検出信号DET(C!H)が入
力された直後である。
At this time, at a point in time when the first signal to of the human input signal fl has not yet been input, that is, at a point in time when the input signal fl has not changed, the detection signal DET (cIo is detected by the ternary counter 6
is not sent. On the other hand, cycle count 44 DETtc
s) is supplied to the selection circuit 6 immediately after the clock signal CP is input, as is clear from FIGS. 2 and 6. The selection circuit 6 is, for example, a ternary counter 6.
When the output value is "2", the counter 4-2 is selected and the periodic count signal DET <cm) is sent to the counter 4-2. Then, the selected counter 4
-2 counts this No. i DET (CN). Note that the selection circuit 6 performs the selection control operation immediately after the detection signal DET (C!H) is input to the ternary kakunta 6.

以下、検出信号DET(cH)が検出された後の動作説
明をする。
The operation after the detection signal DET (cH) is detected will be explained below.

まず、サンプリング・検出回路1が、入力信号flの内
の信号t0の変化点(立下がりから立上がり)を検出し
て、検出信号DET(cI()を3進カクンタ6に送出
すると、3進カクンタ6は例えば“0”とカウントする
First, the sampling/detection circuit 1 detects the change point (from falling to rising) of the signal t0 in the input signal fl and sends the detection signal DET(cI() to the ternary kakunta 6. For example, 6 is counted as "0".

選択回路6は、この“0”信号を受けて、それに対応す
るカウンタ4−1 を選択し、すでに入力されているサ
ンプリング・検出回路1からの周期力クント仏号DET
(CN)とクリア信号CLRとを、該カウンタ4−1に
送出する。すなわち、第2図および第6図から明らかな
ように、検出信号DET(CHI)が発せられた直後、
クリア信号CLRがカウンタ4−1に対して供給され、
カウンタ4−1の内容が消去された後、周期カウント信
号DET(C!N)を該カウンタ4−1が計数すること
になる。
The selection circuit 6 receives this "0" signal, selects the corresponding counter 4-1, and selects the periodic force DET from the sampling/detection circuit 1 which has already been input.
(CN) and a clear signal CLR to the counter 4-1. That is, as is clear from FIGS. 2 and 6, immediately after the detection signal DET (CHI) is issued,
A clear signal CLR is supplied to the counter 4-1,
After the contents of the counter 4-1 are erased, the counter 4-1 counts the periodic count signal DET(C!N).

この計数結果は、表示回路5−1に表示される。This counting result is displayed on the display circuit 5-1.

つづいて、信号1. 、12が入力されると、上記と同
様にして、それぞれカウンタ4−2.4−5が機能して
、それぞれに対応の表示回路5−2.5−6に計数結果
が表示される。
Next, signal 1. , 12 are input, the respective counters 4-2, 4-5 function in the same manner as described above, and the counting results are displayed on the corresponding display circuits 5-2, 5-6.

したがって、扱い者は、特別な計算をする必要もなく、
表示回路により直接、異なる時間間隔を有する複数のパ
ルスを容易に認知することができる。
Therefore, the operator does not need to make any special calculations.
A plurality of pulses with different time intervals can be easily recognized directly by the display circuit.

更に明らかなように、n進カウンタは入力信号flが停
止するまで無限に、検出信号DET<cH)により歩進
を続け、一方、カウンタ4−1〜4−nは29143号
CLR、周期カウント信号DET(cN)により歩進を
繰り返すことになる。
As is clearer, the n-ary counter continues to increment indefinitely in response to the detection signal DET<cH) until the input signal fl stops, while the counters 4-1 to 4-n rely on the No. 29143 CLR and period count signal. The step is repeated by DET(cN).

以上の説明では、入力信号flのパルス幅については言
及しなかったが、立上りから立下り、および立下りから
立上りのパルスの2つの変化点を検出するようにサンプ
リング・検出回路の条件を変えることにより、パルス幅
の測定が可能である。
Although the pulse width of the input signal fl was not mentioned in the above explanation, it is possible to change the conditions of the sampling/detection circuit so as to detect the two changing points of the pulse from the rising edge to the falling edge and from the falling edge to the rising edge. This allows measurement of pulse width.

また、カウンタをパルス幅用と周期用(時間間隔用)と
に別々に設けることにより、両者を同時に、又は別々に
測定することも容易に行いうる。
Further, by providing separate counters for pulse width and period (time interval), both can be easily measured simultaneously or separately.

更に、カウンタの内容は、クロック信号の回数であり、
時間そのものではない。そのために、例えば、第1図に
於いて、クロック信号発生回路2から表示回路5−1〜
5−nに、クロック信号の時間間隔を表わす信号を伝達
して、該信号とカウンタ4−1〜4−nの内容とを乗じ
た値を、表示回路5−1〜5− nに表示させることも
考えられる。あるいは、カウンタ4−1〜4−nが周期
カウント信号DET (cN)を順次受信した時に増え
ていくカウント値を、時間値になるようにする方法も考
えられる。
Furthermore, the content of the counter is the number of times of the clock signal,
It's not time itself. For this purpose, for example, in FIG. 1, from the clock signal generation circuit 2 to the display circuits 5-1 to 5-1,
A signal representing the time interval of the clock signal is transmitted to 5-n, and a value obtained by multiplying the signal by the contents of counters 4-1 to 4-n is displayed on display circuits 5-1 to 5-n. It is also possible. Alternatively, a method may be considered in which the count value that increases when the counters 4-1 to 4-n sequentially receive the periodic count signal DET (cN) becomes a time value.

〈発明の効果〉 本発明は、以上説明したように、複数の異なる時間間隔
で繰り返しパルスを発生する装置のパルス測定を容易に
行なえる効果がある。
<Effects of the Invention> As explained above, the present invention has the effect of easily performing pulse measurement of a device that repeatedly generates pulses at a plurality of different time intervals.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明を適用するパルス測定装置の一実施例
、第2図は、第1図のサンプリング・検出回路1の一実
施例、第6図は、第2図の各部の信号のタイミングチャ
ートを示し、第4図は入力信号flの一例を示す。 1・・・サンプリング・検出回路。 2・・・クロック信号発生回路。 6・・・n進カウンタ、 4−1〜4−n・・・カウン
タ。 5−1〜5−n・・・表示回路。 6・・・選択回路、 21・・・シフトレジスタ。 22.23・・・インバータ、24〜27・・・アンド
ゲート。 cp・・・クロック信号、 fi川六入力信号DET(
CB)・・・入力信号fiの灰化点の検出信号。 DET (C!N)・・・周期カウント信号。 CLR・・・ クリア信号、 R8T・・・リセット信
号。
FIG. 1 shows an embodiment of a pulse measuring device to which the present invention is applied, FIG. 2 shows an embodiment of the sampling/detection circuit 1 of FIG. 1, and FIG. 6 shows signals of each part of FIG. A timing chart is shown, and FIG. 4 shows an example of the input signal fl. 1...Sampling/detection circuit. 2...Clock signal generation circuit. 6...N-ary counter, 4-1 to 4-n...Counter. 5-1 to 5-n...display circuits. 6... Selection circuit, 21... Shift register. 22.23... Inverter, 24-27... AND gate. cp...clock signal, fi river input signal DET (
CB)...A detection signal of the ashing point of the input signal fi. DET (C!N)...Period count signal. CLR... Clear signal, R8T... Reset signal.

Claims (2)

【特許請求の範囲】[Claims] (1)n個の異なる時間間隔を有する連続したパルス信
号を繰り返し発生するパルス発生装置の該パルス信号を
測定する方法において、 クロック信号発生回路、前記パルス信号の変化を検知す
る検出回路、n進カウンタおよびn個のカウンタな倫え
ることにより、前記検出回路が前記パルス信号の変化を
検出すると、前記クロック信号発生回路からのクロック
信号により前記n進カウンタを歩進させ、該n進カウン
タの出力により前記カウンタの1つが前記クロック信号
の回数を計数して、前記パルス信号を測定するようにし
たことを特徴とするパルス測定方法。
(1) A method for measuring a pulse signal of a pulse generator that repeatedly generates continuous pulse signals having n different time intervals, which comprises: a clock signal generation circuit; a detection circuit for detecting changes in the pulse signal; When the detection circuit detects a change in the pulse signal by using a counter and n counters, the n-ary counter is incremented by the clock signal from the clock signal generation circuit, and the output of the n-ary counter is The pulse measuring method is characterized in that one of the counters counts the number of times the clock signal is applied to measure the pulse signal.
(2)前記カウンタの1つの内容に前記クロック信号の
周期を栄じた結果を表示するようにしたことを特徴とす
る特許請求の範囲第1項に記載のパルス測定方法。
(2) The pulse measurement method according to claim 1, characterized in that the content of one of the counters is displayed as a result of multiplying the period of the clock signal.
JP1962084A 1984-02-06 1984-02-06 Pulse measurement Pending JPS60164258A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1962084A JPS60164258A (en) 1984-02-06 1984-02-06 Pulse measurement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1962084A JPS60164258A (en) 1984-02-06 1984-02-06 Pulse measurement

Publications (1)

Publication Number Publication Date
JPS60164258A true JPS60164258A (en) 1985-08-27

Family

ID=12004231

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1962084A Pending JPS60164258A (en) 1984-02-06 1984-02-06 Pulse measurement

Country Status (1)

Country Link
JP (1) JPS60164258A (en)

Similar Documents

Publication Publication Date Title
US5446650A (en) Logic signal extraction
US4495621A (en) Glitch detecting and measuring apparatus
KR20000077098A (en) An interleaved digital peak detector
JPS60164258A (en) Pulse measurement
US3466553A (en) Control circuit for a sampling system
JPS6255110B2 (en)
SU761934A1 (en) Phase shift digital meter
JP3329081B2 (en) DUT pass / fail judgment circuit
SU737875A1 (en) Device for measuring logarithmic attenuation decrement
SU945820A1 (en) Device for measuring number of periods
SU883856A1 (en) Time interval meter
SU1215043A1 (en) Meter of frequency-time parameters of electric signals
JPS5829470B2 (en) Waveform measurement device
SU737916A1 (en) Time interval meter
JP2837451B2 (en) Measurement timing generator for electron beam tester
SU1670670A1 (en) Device for measuring time of contacting of camera synchronous contact
JPS6122261A (en) Measurement of pulse signal
SU1264136A1 (en) Device for measuring time of staying signal within the given amplitude range
JPS61201173A (en) Instrument for measuring characteristics of magnetic disk
SU921089A2 (en) Pulse distributor
JP4048470B2 (en) Physical quantity measurement display method and measurement display apparatus
JPH0528526Y2 (en)
JP2543721Y2 (en) Waveform measuring device
JPS61164353A (en) Phase shift detecting device
JPS63298677A (en) Data gathering device