JPS60163153A - Controller - Google Patents
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- JPS60163153A JPS60163153A JP59017015A JP1701584A JPS60163153A JP S60163153 A JPS60163153 A JP S60163153A JP 59017015 A JP59017015 A JP 59017015A JP 1701584 A JP1701584 A JP 1701584A JP S60163153 A JPS60163153 A JP S60163153A
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- control device
- control
- interface
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3051—Monitoring arrangements for monitoring the configuration of the computing system or of the computing system component, e.g. monitoring the presence of processing resources, peripherals, I/O links, software programs
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、インタフェース上でシリアルに接続される制
御装置に係り、特に同一のインタフェース上、一つの制
御装置が主なる制御装置あるいは従なる制御装置として
動作可能となるような制御装置に関する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to control devices that are serially connected on an interface, and particularly relates to control devices that are connected serially on an interface, and in particular, when one control device is connected as a main control device or a secondary control device on the same interface. This invention relates to a control device that can operate as a controller.
従来、たとえば、中央処理装置のシステム監視用プロセ
ッサ(S V P)インタフェースのように。Traditionally, for example, the System Supervisory Processor (SVP) interface of a central processing unit.
インタフェース上で使用権を制御する主なる制御装置、
すなわち監視装置と、従なる制御装置、すなわち監視の
対象となる装置は、それぞれ個別に構成さ、れ、主なる
制御装置に従なる制御装置の機能、あるいは従なる制御
装置に主なる制御装置の機能をもたせる構成とはなって
いなかった。そのため、たとえば、主なる制御装置ある
いは、これに接続される従となる制御装置の動作を確認
したり、調整等を行なう場合、専用のデバグマシンある
いはモニタ装置等の調治具を用いて、動作確認、調整等
を行っていた。しかしながら、これら調治具を用いた動
作確認や、調整作業は、容易な作業ではなく、調整、動
作確認の効率化を図るためには、調整の対象となる制御
装置とインタフェース上で同期をとった動作確認できる
制御装置が必要となる。the main control device that controls usage rights on the interface;
In other words, the monitoring device and the subordinate control device, that is, the devices to be monitored, are each configured separately, and the functions of the subordinate control device or the subordinate control device are the same as those of the main control device. It was not configured to have any functionality. Therefore, for example, when checking or adjusting the operation of the main control device or the slave control device connected to it, a dedicated debug machine or a monitoring device or other adjustment tool is used to check the operation, Adjustments were being made. However, operation confirmation and adjustment work using these adjustment jigs is not an easy task, and in order to improve the efficiency of adjustment and operation confirmation, it is necessary to synchronize with the control device to be adjusted on the interface. A control device that can confirm operation is required.
本発明は上述の点にかんがみてなされたもので、一つの
制御装置を少ないハード量で主なる制御装置あるいは従
なる制御装置のどちらとしても機能する制御装置を提供
するにあり、さらにはインタフェース上でシリアルに接
続された制御装置相互間で動作確認等のモニタ装置ある
いはデバッグ・ツールとして使用可能な制御装置を提供
することを目的とする。The present invention has been made in view of the above-mentioned points, and it is an object of the present invention to provide a control device that can function as either a main control device or a secondary control device with a small amount of hardware, and furthermore, it is an object of the present invention to The object of the present invention is to provide a control device that can be used as a monitor device or a debugging tool to check the operation between control devices that are serially connected to each other.
本発明の要点は、一つの制御装置に主ならびに従制御装
置としての双方の機能を備えさせ、さらに、該両機能を
独立して動作できるようにした点にあり、インタフェー
ス上でシリアルに接続されている制御装置相互間で動作
確認等のモニタ装置あるいはデバッグ・ツールとしても
使用できるようにしたことである。The key point of the present invention is that a single control device is provided with the functions of both a main control device and a slave control device, and that both functions can be operated independently. This allows it to be used as a monitoring device or debugging tool for checking the operation of mutual control devices.
以下、本発明の一実施例を図面に基づいて説明する。 Hereinafter, one embodiment of the present invention will be described based on the drawings.
第1図は本発明における主なる制御装置と従なる制御装
置の接続状態を示す図である。図示するように、主制御
装置1と複数の従なる制御装置2−1.2−2・・2−
nがインタフェース上でシリアルに接続されている。主
なる制御装置1からインタフェースを介して送出される
制御信号により、従なる制御袋W2−1.l−2・・・
2−nは動作する。FIG. 1 is a diagram showing a connection state between a main control device and a subordinate control device in the present invention. As shown in the figure, a main control device 1 and a plurality of subordinate control devices 2-1, 2-2...2-
n are serially connected on the interface. Control signals sent from the main control device 1 via the interface cause the control bags W2-1. l-2...
2-n works.
本発明の特徴は、同一の制御装置に主なる制御装置1の
機能と従なる制御装置2の機能とを持たせることである
。主・従の制御機能の切替を外部からの切替信号による
か、あるいは制御装置内部に持つタイミング信号等によ
り行ない、また主・従なる制御プログラムを独立して動
作可能となる様にハードウェア・リソースを持たせるこ
とで、一つの制御装置を主なる制御装置1あるいは従な
る制御装置2としてダイナミックな、主・従の制御機能
の切替を行う。A feature of the present invention is that the same control device has the functions of the main control device 1 and the secondary control device 2. The main/slave control functions are switched by an external switching signal or by a timing signal inside the control device, and the hardware resources are changed so that the main/slave control programs can operate independently. By having one control device as the main control device 1 or the sub-control device 2, dynamic switching between main and sub-control functions is performed.
第2図は、主・従の制御機能の論理構造を示す機能ブロ
ック図である。図示するように同一の制御装置に、イン
タフェース切替論理11.制御ブロック切替論理12、
主制御論理ブロック13、従制御論理ブロック14を有
し、各制御論理ブロック13.14には、それぞれレジ
スタ群、専用メモリ1.5.17およびタイミング生成
回路16が接続されている。FIG. 2 is a functional block diagram showing the logical structure of master and slave control functions. As shown, the same controller has interface switching logic 11. control block switching logic 12;
It has a main control logic block 13 and a slave control logic block 14, and each control logic block 13.14 is connected to a register group, a dedicated memory 1.5.17, and a timing generation circuit 16, respectively.
インタフェース切替論理11は、インタフェースを介し
て制御信号の受け渡しを制御する論理であり、制御信号
Aを専用ドライバを介してインタフェース上に送り出す
信号か専用レシーバを介して受け取る信号とするかを決
定する。The interface switching logic 11 is a logic that controls the transfer of control signals via the interface, and determines whether the control signal A is to be sent out onto the interface via a dedicated driver or received via a dedicated receiver.
第3図にインタフェース切替論理の一例を示す。FIG. 3 shows an example of interface switching logic.
同図に示すインタフェース切替論理では、インタフェー
ス信号102,103は、専用のドライバ22.24.
専用のレシーバ21.23を介して受け渡しされる。従
の制御装置として動作させる場合、インタフェース信号
102は送出信号、インタフェース信号103は受け取
る信号とすると。In the interface switching logic shown in the figure, the interface signals 102, 103 are sent to dedicated drivers 22, 24, .
It is delivered via a dedicated receiver 21.23. When operating as a slave control device, the interface signal 102 is a sending signal and the interface signal 103 is a receiving signal.
抑止信号104を′1″にすることでゲート25を閉じ
ドライバ22を介してインタフェース上に信号105を
送出する動作を抑止し、インタフェース信号103に関
しては、受は取る動作のみが有効となる。インタフェー
ス信号102に関してはレシーバ23を通して受けた信
号は抑止信号104により取り込みを抑止しドライバ2
4のドライブ動作のみが有効となる。主なる制御装置と
して動作する場合、インタフェース信号102゜103
のレシーブ、ドライブ動作は逆になるが抑止信?f+、
O/lを′0″にすることで動作が保証されるのは明ら
かである。By setting the inhibit signal 104 to ``1'', the gate 25 is closed and the operation of sending the signal 105 to the interface via the driver 22 is suppressed, and regarding the interface signal 103, only the operation of receiving or receiving is valid.Interface Regarding the signal 102, the signal received through the receiver 23 is inhibited from being taken in by the inhibit signal 104, and is sent to the driver 2.
Only drive operation No. 4 is valid. When operating as a main control device, interface signals 102°103
The receive and drive operations are reversed, but is it a deterrent signal? f+,
It is clear that operation is guaranteed by setting O/l to '0''.
次に、制御ブロック切替論理12はこの制御装置を主の
制御装置として動作させるか、従属する制御装置として
動作させるのか切替を行なうもので、第2図中の制御論
理ブロック(主)13を動作させるか、制御論理ブロッ
ク(従)14を動作させるかの切替を行う。主・従の制
御機能の切替は外部からの切替信号101によるかある
いは制御装置内部で持つタイミング生成回路16からの
タイミング信号により行なう。Next, the control block switching logic 12 switches whether this control device operates as a main control device or a subordinate control device, and operates the control logic block (main) 13 in FIG. The control logic block (slave) 14 is operated. Switching between the main and slave control functions is performed by an external switching signal 101 or by a timing signal from a timing generation circuit 16 provided within the control device.
第4図は制御ブロック切替論理の一例を示す。FIG. 4 shows an example of control block switching logic.
同図に示す制御ブロック切替論理では制御装置内部に持
つタイミング生成回路16からのタイミング信号106
及び外部からの抑止信号107゜108によりコントロ
ールされる実行シーケンス制御信号109,110で第
6図に示す様な主制御ブロック、従制御ブロックの実行
順序制御が行われるものとする。つまり、タイミング信
号106により、主制御ブロック13、従制御ブロック
14の実行サイクルが入れ替わりかつ抑止信号107,
108により、各制御ブロックの実行サイクルを有効に
するか無効なサイクルとするかを決定する。抑止信号1
07,108が共に無効(”O”)である場合はタイミ
ング信号106により主制御ブロック13と従制御ブロ
ック14の実行サイクルA、Bが交互に入れ替り、第5
図(1)の実行シーケンスとなる。また、抑止信号10
7が有効(”1”)、抑止信号108が無効(”O”)
の場合は第5図の(2)示す従制御ブロック14の実行
サイクルBは無効なサイクルとなる主制御ブロック13
のみの実行サイクルAが現われる実行シーケンスとなる
。抑止信号107が無効(” O’′)、抑止信号1.
08が有効(”1”)のケースでは逆に主制御ブロック
14のみの実行サイクルBが現われる第5図(3)の実
行シーケンスになるのは明らかである。以上の手段によ
り一つの制御装置を主の制御装置として動作させるか、
従属する制御装置として動作させるかを決定する。In the control block switching logic shown in the figure, a timing signal 106 from a timing generation circuit 16 inside the control device is
It is assumed that the execution order control of the main control block and slave control blocks as shown in FIG. 6 is performed by execution sequence control signals 109 and 110 controlled by external inhibition signals 107 and 108. In other words, the execution cycles of the main control block 13 and the slave control block 14 are switched by the timing signal 106, and the inhibition signal 107,
108, it is determined whether the execution cycle of each control block is a valid cycle or an invalid cycle. Inhibition signal 1
07 and 108 are both invalid ("O"), the timing signal 106 causes the execution cycles A and B of the main control block 13 and the slave control block 14 to alternate, and the fifth
The execution sequence is shown in Figure (1). In addition, deterrent signal 10
7 is valid (“1”), inhibition signal 108 is invalid (“O”)
In this case, execution cycle B of the slave control block 14 shown in (2) of FIG. 5 is an invalid cycle of the main control block 13.
This is an execution sequence in which only one execution cycle A appears. Inhibition signal 107 is disabled ("O''), inhibition signal 1.
It is clear that in the case where 08 is valid ("1"), the execution sequence shown in FIG. 5(3), in which only the execution cycle B of the main control block 14 appears, is obtained. Either one control device is operated as the main control device by the above means, or
Decide whether to operate as a subordinate control device.
主制御論理ブロック13および従制御論理ブロック14
は、たとえば、同一プロセッサ下において、主・従なる
制御プログラムを独立して動作できるように専用メモリ
、レジスタ群15.17のハードウェア・リソースを持
っている。主制御論理フロック13および従制御論理ブ
ロック14と専用メモリ、レジスタ群15.17とはそ
れぞれ。Master control logic block 13 and slave control logic block 14
For example, it has hardware resources such as a dedicated memory and register groups 15 and 17 so that the main and slave control programs can operate independently under the same processor. Master control logic block 13 and slave control logic block 14 and dedicated memory and register groups 15 and 17, respectively.
データの授受を行い、たとえば、主制御論理ブロック1
3は、専用メモリ、レジスタ群15からデータに受取り
インタフェース上に送出し、従制御論理ブロック14は
専用メモリ、レジスタ群17にインタフェースを介して
受取ったデータを格納する。For example, main control logic block 1
3 receives data from the dedicated memory and register group 15 and sends it out onto the interface, and the slave control logic block 14 stores the data received via the interface in the dedicated memory and register group 17.
また、上記実施例の制御装置では、主・従なる制御論理
ブロック13.14の各々でハードウェア・リソースを
共用する方式を採用することも可能であり、これにより
ハード量の減少を図ることができる。Furthermore, in the control device of the above embodiment, it is also possible to adopt a method in which the main and slave control logic blocks 13 and 14 share hardware resources, thereby reducing the amount of hardware. can.
以上のように、上記実施例においては、1個の制御装装
置が主・従双方の制御装置として動作可能であることか
ら、インタフェースで上シリアルに接続されている他の
制御装置を本制御装置あるいはこれに接続される制御装
置の動作確認等のモニタ装置あるいはデバッグマシンと
して使用可能である。また、インタフェース信号の受け
渡し制御、主あるいは従としての制御機能の切替え制御
論理は簡素なもので済むため、主・従双方の制御機能を
有する制御装置を少ないハード量で実現できる。As described above, in the above embodiment, since one control device can operate as both a master and slave control device, other control devices connected serially through the interface can be connected to the main control device. Alternatively, it can be used as a monitor device or debugging machine for checking the operation of a control device connected thereto. Furthermore, since the control logic for controlling the transfer of interface signals and switching between the main and slave control functions is simple, a control device having both the master and slave control functions can be realized with a small amount of hardware.
以上説明したように、本発明に係る制御装置は。 As explained above, the control device according to the present invention.
インタフェースで上シリアルに接続された制御装置相互
間で、動作確認等のモニタ装置あるいはデバッグ・ツー
ルとして使用可能であるので、制御装置の動作確認、調
整作業等が容易となる。Since it can be used as a monitor device or a debugging tool for checking the operation between control devices serially connected through an interface, it becomes easy to check the operation of the control devices, make adjustments, etc.
第1図は主なる制御装置と従なる制御装置の接続状態を
示す図、第2図は主・従の制御機能の論理構造を示す機
能ブロック図、第3図はインタフェース切替論理の一例
を示す回路図、第4図は制御ブロック切替論理の一例を
示す回路図、第5図は主制御ブロックと従制御ブロック
の実行サイクルを示すタイミング図、第6図は主制御ブ
ロック、従制御ブロックの実行順序を示す図である。
■・・・主制御装置、 2−1〜2−n・・・従制御装
置、11・・・インタフェース切替論理、12・・・制
御ブロック切替論理、13・・・主制御論理ブロック、
14・・・従制御論理ブロック、15.17・・レジス
タ群・専用メモリ、16・・・タイミング生成回路。
第2図
寸A1
第3図Figure 1 is a diagram showing the connection state between the main control device and the slave control device, Figure 2 is a functional block diagram showing the logical structure of the master and slave control functions, and Figure 3 is an example of interface switching logic. Circuit diagram, Fig. 4 is a circuit diagram showing an example of control block switching logic, Fig. 5 is a timing diagram showing the execution cycle of the main control block and slave control block, and Fig. 6 is the execution cycle of the main control block and slave control block. It is a figure which shows an order. ■... Main control device, 2-1 to 2-n... Slave control device, 11... Interface switching logic, 12... Control block switching logic, 13... Main control logic block,
14...Slave control logic block, 15.17...Register group/dedicated memory, 16...Timing generation circuit. Figure 2 Dimensions A1 Figure 3
Claims (1)
続される制御装置であって、主制御装置として機能する
論理部と、主制御装置の制御を受ける従制御装置として
機能する論理部と、該両輪環部を切換える切換論理部と
を設け、主制御装置あるいは従制御装置のいずれでも動
作可能としたことを特徴とする制御装置。(1) A control device that is serially connected to another control device on an interface, and includes a logic section that functions as a main control device, a logic section that functions as a slave control device that is controlled by the main control device, and a logic section that functions as a slave control device under control of the main control device. What is claimed is: 1. A control device comprising: a switching logic section for switching between two ring portions, and capable of operating as either a main control device or a slave control device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59017015A JPS60163153A (en) | 1984-02-03 | 1984-02-03 | Controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59017015A JPS60163153A (en) | 1984-02-03 | 1984-02-03 | Controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60163153A true JPS60163153A (en) | 1985-08-26 |
Family
ID=11932168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59017015A Pending JPS60163153A (en) | 1984-02-03 | 1984-02-03 | Controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60163153A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62130462A (en) * | 1985-12-02 | 1987-06-12 | Omron Tateisi Electronics Co | Remote supervisory device for automatic transaction processor |
-
1984
- 1984-02-03 JP JP59017015A patent/JPS60163153A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62130462A (en) * | 1985-12-02 | 1987-06-12 | Omron Tateisi Electronics Co | Remote supervisory device for automatic transaction processor |
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