JPS60160433A - フロツピ−デイスク駆動装置用集積回路制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、デジタル・コンピュータと７０ツピーデイス
ク駆動装置との間のインターフェイスを行うための制御
装置に関するものである。本発明は集積回路として構成
するのに特に適する。

〔従来技術〕

デジタル・コンピュータと７０ツピーデイスク駆動装置
との間でインターフェイスを行うためのフロッピーディ
スク制御装置は、良く知られている０そのようなディス
ク駆動装置はフロッピーディスクを回転させるためのモ
ータと（フロッピーディスクは、平らな円形に作られ、
表面に磁性媒体が接合された可撓性材料で作られる）、
磁性媒体にデータを記録するための書込みヘッドおよび
磁性媒体からデータを読出すための読取シヘッドと、読
取シヘッドと書込みヘッドをフロッピーディスクの表面
に沿って動かすためのステッピングモータと、ディスク
駆動装置のモータを始動および停止させ、かつ読取シヘ
ッドと書込みヘッドを移動させて、磁性媒体がヘッドの
近くで回転している時に、データを記録させるための電
気信号を書込みヘッドまで送らせ、または読取シヘッド
によシ発生された電気信号を受けさせる２通信号を受け
るだめの電子および論理回路とを含む。ディスク駆動装
置制御装置は、ディスク駆動装置のモータを始動および
停止させるため、読取シヘッドと書込みヘッドを動かす
ため、回転しているフロッピーディスクの磁性媒体へ書
込みヘッドに書込みを行わせるため、および回転してい
るフロッピーディスクから読取シヘッドに読取りを行わ
せるために適切な信号をディスク駆動装置の電子および
論理回路へ送るために必要な２通信号を発生する。ディ
スク駆動装置制御装置は、デジタル・コンピュータから
受けた適切な制御信号、データ信号およびクロック信号
によシ、ディスク駆動装置の動作を制御するために適切
な信号を発生する。

米国特許第４，２１０，９５９号には、直列／並列シフ
トレジスタと、制御ロジックと、タイミング装置と、保
持器とで構成されたフロッピーディスク駆動装置制御装
置が開示されている。直列／並列シフトレジスタは、デ
ータバスを介してコンピュータとの間でデータの転送を
行うために用いられる。制御装置の論理装置を可能な４
種類の動作モード、すなわち、読取シ、書込み保護／書
込み初期化検出、書込み記録および書込みロードのうち
の１つの動作モードに置くために、制御装置の論理およ
びタイミング装置は、保持器から信号を受ける。全ての
読取シと書き込み株、クロック信号ＣＬＫを基に同期し
て行われる。前記米国特許に開示されている発明は、消
費者および小規模企業用に適当な比較的簡単で、安価な
制御装置に向けられている。

〔発明の概要〕

本発明は、米国特許第４，２１０，９５９に開示されて
いる制御装置を、多くの動作モードで動作できるように
することを含めて、拡張および改良することによシ集積
化するものである〇 この明細書で杜、集積回路で実現されるフロツピーディ
スク駆動装置インターフェイスが開示される。この制御
装置は、ホストコンピュータのデータバスと、１台また
はそれ以上のフロッピーディスク駆動装置に接続される
。デジタル・コンピュータから受けたクロック信号と制
御信号を基にして、この制御装置は、フロッピーディス
クに記録するための直列に符号化されたデータを発生し
、フロッピーディスクに以前に記録された直列符号化さ
れたデータを受ける。この制御装置は、読取シデータレ
ジスタを含む読取シ制御器と、書込みデータレジスタ、
モードレジスタ、状態レジスタ、状態保持器、デコーダ
および特殊機能レジスタを含む書込み制御器とを備える
。この制御装置は、状態保持器をセットおよびクリヤし
、モードレジスタと、状態レジスタと、特殊機能レジス
タと、読取シデータレジスタと、書込みデータレジスタ
とを読取シおよび書込むことによシ動作する。状態保持
器のセットとレジスタのアクセツシングは、同時に行わ
れる。この制御装置は、ソフトウェアの制御の下に、同
期または非同期読取シ／書込みモードと、低速または高
速読取り／書込みモードとで動作する。

コンピュータからの制御信号によシ受けられた制御信号
は、８個の状態保持器のうちの１つをセットまたはリセ
ットする。保持器のうちの２個が２台のディスク駆動装
置のうちの１台を選択して、その選択されたディスク駆
動装置の駆動モータを始動または停止させる。４個の保
持器が、ディスク駆動装置のステッピングモータを制御
する。そのステッピングモータは、読取シヘッドと書込
みヘッドを、フロッピーディスクのトラックからトラッ
クへ動かす。残シの２個の保持器は、コンピュータから
受けたクロック信号と制御信号を復号して、ディスク駆
動装置によシ実行される機能を制御するために、制御装
置の種々のレジスタと、読取多制御器および書込み制御
器へ与える信号を発生する。

〔実施例〕

この明細書においては、ディジタル・コンピュータとフ
ロッピーディスク駆動装置との間のインターフェイスを
行うために、集積回路として構成されたフロッピーディ
スク駆動装置制御装置が開示される。以下の説明におい
ては、本発明を完全に理解するために、特殊な語長また
はバイト長のような数多くの特定の細部について述べる
。しかし、そのような具体的な数値以外でも本発明を実
施できることは画業者には明らかであろう。他の場合に
は、不必要に詳しく述べることによシ本発明を不明瞭に
することがないように、周知の回路はブロック図で示し
た。とくに記す場合を除き、本発明を説明するために便
宜上正論理を用いることにする。したがって、セット、
「１」、高および真という用語などは同じ意味を表し、
他方、リセット、「０」、低、偽という用語などは同じ
意味を表す。

本発明の制御装置のここで説明する好適な実施例は、ア
メリカ合衆国カリフォルニア用カッパチー１所在のアプ
ル・コンピュータ社（Ａｐｐｌｅ　Ｃｏｍ−ｐｕｔｅｒ
　Ｉｎｃ、）によル製造されたＡｐｐｌｅ　ＩＩコンピ
ュータおよびそれの改良型のようなマイク四コンピュー
タと、ＤｌａｋＩＩのようなフロッピーディスク駆動装
置およびそれの改良型のようなフロッピーディスク駆動
装置との間のインターフェイスを行うものである。

第１図において、本発明の制御装置１１が、デジタル・
コンピュータ１３とフロッピーディスク装置１５０間の
インターフェイスとして示されていゐ。

コンピュータ１３は、双方向データバス１７　（Ｄｏ〜
Ｄ７）と、制御線ＡＯ〜Ａ３と、装置選択線ＤＥＶと、
リセット線ＲＥＳＥＴと、クロック線Ｄ３およびＦＣＬ
Ｋとを介して、制御装置１１に結合される。本発明の部
分ではないが、ブー）　ＲＯＭすなわちＦＲＯＭ１９も
、第１図に示されている。このブー）　ＲＯＭ１９ハ、
データバス１１と、アドレスバス２１　（ＡＯ〜Ａ７）
と、イネーブル線ＥＮＡＢＬＥとを介して、デジタル・
コンピュータに結合される。コンピュータが最初に動作
させられる時、または、コンピュータのオペレーティン
グ・システムを初期化する必要がある時には、ディスク
駆動装置１５内のフロッピーディスクに記録されている
プログラムを読取って、それをデータバス１Ｔを介して
コンピュータ１３へ転送することを制御装置１１に命令
するために、ブードＲＯＭ１９に格納されているプログ
ラムが利用される。そのようなブートプログラムすなわ
ちブートストラップ・プログラムはこの分野において良
く知られているものであるから、これ以上の説明は省略
する。

データバス１Ｔ上のデータは、制御線ＡＯ〜Ａ３に出さ
れた信号に応じて、ディスク駆動装置から受けた、若し
くはディスク駆動装置へ送るべきデータのバイト、また
は、制御装置１１内のレジスタにロードすべき、若しく
は同レジスタから読取るべきデータのバイトを含む０制
御装置１１は、線ＤＥＶ上の「０」によシコンピユータ
によって選択され、ＩｖＲＥｓＥＴ上の「０」によシ初
期状態に置かれる。コンピュータによシ線Ｑ３およびＦ
ＣＬＫに発生されるクロック信号は、制御装置によシタ
イミング信号として用いられる。それらのクロック信号
は、コンピュータ内のプロセッサの動作速度に応じた周
期で発生される。好適な実施例においては、クロック信
号Ｑ３は２ＭＨｚであシ、ＦＣＬＫは７ＭＨｚである。

また、クロック信号Ｑ３は、「０」のま筐とするか（非
同期モードだけが用いられる時）、または、クロック信
号ＦＣＬＫを８ＭＨｚとすることができ、あるいは、ク
ロック信号Ｑ３を「０」のままでかつクロック信号ＦＣ
ＬＫを８ＭＨｚとすることができる。

制御装置１１とディスク駆動装置１５０間のデータや制
御用の結線は次の通シである。線ｐｏ〜Ｐ３上の信号に
よシ、ステッピングモータ２２は制御され、線ＰＯ−Ｐ
３上の信号に応じて順方向または逆方向に１単位だけ回
転する。典型的なフロッピーディスク駆動装置において
は、単位の回転は、４分の１回転、８分の１回転、また
は、１６分の１回転であるが、この値は厳密に駆動装置
に依存する。ステッピングモータの各単位回転によって
、読取シヘッドと書込みヘッドが、順方向または逆方向
に、単位距離だけ動かされる。ヘッドが動く単位短離も
、駆動装置に依存する。しかし、典型的な単位距離は、
トラックの２分の１または４分の１である。線ＰＯ−Ｐ
３上の２進信号は、トラック選択増幅器２３へ入力され
る。そのトラック選択増幅器は、ステッピングモータ２
２を回転させる電圧へ、２進信号を変換する。

線ＷＲＤＡＴＡ　上の信号は、制御装置によ多発生され
た２進信号であって、ディスク駆動装置１５のリード／
ライト増幅器２５に入力される。　線ＷＲＤＡＴＡ上の
信号は、リード／ライト増幅器２５に書込みヘッドコイ
ル２６を励磁または非励磁にさせて、書込みヘッドの下
で回転している磁気媒体にデータを書込む。線ＷＲＤＡ
ＴＡＪ：の信号に基づいてデータを書込ませたシ、デー
タの書込みを阻止させるために、線ＷＲＲＥＱ上の信号
が、書込みヘッド２６を可能状態（イネーブル）または
不能状態（ディスエーブル）にする０同様に、磁気媒体
が読取りヘッドの下を通ると、読取シヘッドのコイル２
６′が励磁状態または非励磁状態にされ、検出されたデ
ータは、リード／ライト増幅器２５によシ２進信号に変
換されて、線ＲＤＤＡＴＡに与えられる。

ディスク駆動装置１５によシ書込み保護検出信号が発生
され、その信号はスイッチ２８が閉じられた時に５ＥＮ
ＳＥ線へ与えられて、ディスク駆動装置が書込み保護状
態にあることを表示する０そのスイッチ２８としては、
手動操作される機械的なスイッチか、フロッピーディス
クが書込み防止切込みを有するかどうかを検出するスイ
ッチの少くとも一方とすることができる。その検出スイ
ッチは、たとえばフォトセルのようなものとすることが
できる。そのフォトセルへ照射された光がフロッピーデ
ィスクのジャケットにより阻止された時に、フォトセル
はトランジスタ・スイッチを閉じさせる。

最後に、駆動装置選択信号が制御装置によ多発生され、
線ＥＮＡＢＬＩとＥＮＡＢＬ２　に与えられる０信号Ｅ
ＮＡ　Ｂ　Ｌ　１は第１のディスク駆動装置へ与えられ
、信号ＥＮＡＢＬ２は第２のディスク駆動装置へ与えら
れる。信号ＥＮＡ　Ｂ　Ｌ　１とＥＮＡ　Ｂ　Ｌ　２は
、駆動用モータ増幅器２７へ与えられる０この増幅器２
７は、ディス゛り駆動装置のモータ２９を回転させる電
圧に、２通信号を変換する。モータ２９が回転すると、
ディスク駆動装置に挿入されているフロッピーディスク
が回転する。ここで説明している実施例においては、線
ＥＮＡＢＬＩまたはＥＮＡＢＬ２へ信号を発生するため
に、制御装置における１個のビットが使用され、したが
って２台の駆動装置のうちの１台だけを与えられた任意
の時点において選択できる。もちろん、ハードウェアの
付加によシ追加の駆動装置を制御装置に接続できる。線
５ＥＮＳＥのような線に関して、ただ１組の線が制御装
置１１に結合されているものとして示されているが（そ
れは一方の駆動装置に対してセットでき、他方の駆動装
置に対してリセットできる）、選択された駆動装置から
の信号だけが制御装置のロジックへ入力されるようにす
るために、適切な論理回路が採用される。

次に第２図を参照して、制御装置１１の要部を説明する
。この制御装置は、モードレジスタ３１と、状態レジス
タ３３と、リード「１」レジスタ３５と、ハンドシェイ
ク（初期手順）／アンダーラン・フラッグ・レジスタ３
Ｔと、状態保持器（ステート・ラッチ）３９と、デコー
ダ４１と、読取）制御器４５と、書込み制御器４７とを
有する。

読取シ制御器４５と書込み制御器４Ｔについては、第３
図、第４図を参照して詳しく説明する。

制御装置１１が線ＤＥＶにおける信号を用いてコンピュ
ータ１３によシ選択され、制御装置１１が線ＲＥＳＥＴ
　における信号（この信号は状態保持器をデフォルト値
にセットする）によシ初期化されると、制御装置はある
特定の機能を実行することを、８個の状態保持器３９（
ＰＯ−Ｐ３とＬ４〜Ｌ７）のうちの１個の状態保持器を
セットまたはリセットする線ＡＯ−Ａ３上の信号を用い
てコンピュータによシ命令される。保持器ＰＯ−Ｐ３お
よびＬ４〜Ｌ７の状態とは無関係に、制御装置が＆１Ｄ
ＥＶ上の信号によυ選択されなければ、制御装置にょシ
動作が行われないことを理解すべきである。信号ＤＥＶ
は、低レベルの時に制御装置を動作可能（イネーブル）
にする。信号ＤＥＶの立下シ縁部は、バスＡＯ〜Ａ３の
情報を保持する。前記８個の保持器のうちの１個は、バ
スＡＯ上の「１」によってセットされ、バスＡＯ上の「
０」によってリセットされる。バスＡＯ上の信号を基に
してセットまたはリセットされるべき特定のラッチは、
バスＡ１−Ａ３上にセットされたアドレスによシ決定さ
れる。第１表は、ラッチＰＯ〜Ｐ３およびＬ４〜Ｌ７に
対応する制御線Ａ１−Ａ３上のアドレスを示す。

第１表 Ａ３　Ａ２　Ａｌ　ラッチ ｏ　ｏ　ｏ　ｐ。

Ｑ　ＯＩ　ＰＩ ０　１　０　Ｐ２ ０　１　１　Ｐ３ １　０　０　Ｌ４ １　０　１　Ｌ５ １　１　０　Ｌ６ １　１　１　Ｌ７ ＰＯ−Ｐ３上の信号は、ステッピングモータを下記のよ
うにして動作させる。ＰＯをセットすると、ステッピン
グモータは初期状態に置かれて、次に受ける信号に応じ
て順方向または逆方向のいずれかへ１単位回転する用意
をする。次に受けた信号がＰＩ　（すなわち、保持器Ｐ
１がセットされる）とすると、ステッピングモータは、
１単位だけ回転し、そのために読取シヘッドと書込みヘ
ッドが前方へ１単位距離だけ動かされる。信号ｐｏＯ後
でＰ３　がセットされると、ステッピングモータは逆方
向に１単位回転し、読取シヘッドと書込みヘッドは後方
へ１単位距離動く。この点でｐｏとＰｌの双方はセット
され（または、ヘッドが後方へ動かされるのであればＰ
ＯとＰ３がセットされる）、ＰＯがクリヤされる。ＰＱ
がクリヤされた後で、ヘッドを更に前方へ動かしたいと
すると、Ｐ２がセットされる。Ｐ２がセットされると、
ステッピングモータは順方向へ更に１単位回転させられ
て、読取シヘッドと書込みヘッドを前方へ更に１単位距
離歩進させる。ヘッドを前方へ更に動かすことが必要で
あるとすると、Ｐｌがクリヤされ、Ｐ３がセットされて
、ステッピングモータを更に１単位回転させる。同様に
して、ヘッドを後方へ動がすことが必要であれば、ＰＯ
がセットされ、それに続いてＰ３がセットされるものと
すると、ＰＯがクリヤされ、Ｐ２がセットされ、それに
続いてＰ３がクリヤされ、Ｐｌがセットされる。それに
よシスチッピングモータが逆向きに１単位回転させられ
、読取シヘッド表書込みヘッドが後方へ１単位距離だけ
歩進させられる。読取シヘッドと書込みヘッドを希望の
トラックまで動かすために、ＰＯ，Ｐｉ、Ｐ２．Ｐ３（
前進運動のために）またはＰＯ，Ｐ３．Ｐ２．ＰＩ　（
ヘッドの後方移動のために）の別のサイクルを、コンピ
ュータ１３が、ＡＯ〜Ａ３　をアドレスすることによシ
、行うことができる。

Ｌ４〜Ｌ７のセットとクリヤは、以下に説明するように
、制御装置が実行する他の機能を決定する。

制御装置が信号ＤＥＶによシ選択され、信号ＲＥＳ　Ｅ
Ｔによシ初期化され、信号ＷＲＩＴＥＭＯＤＥＲＥＧＩ
ＳＴＥＲが下記のようにしてセットされた後で、データ
バス１Ｔ上の信号ＤＯ〜Ｄ４がモードレジスタ３１にロ
ードされて、以後の読取りおよび書込みのための特定の
動作モードを選択する。線ＤＯ〜Ｄ４上のデータは、モ
ードレジスタの信号ＬＡＴＣＨ，５ＹＮＣＨ，ＯＢＴ、
ＦＡ８Ｔ、　Ｂ／７にそれぞれ対応する。信号ＬＡＴＣ
Ｉ（については、第３図の読取シ制御器４５を参照して
、後で詳しく説明する。信号５ＹＮＣＨは、クリヤされ
ると、以後の読取シと書込みのために、制御装置を同期
モードに置く。ＢＹＮＣＨがセットされると、以後の読
取シ・書込みは非同期モードで行われる。同期モードと
非同期モードの動作については、第３図、第４図を参照
して後で詳しく説明する。

信号ＯＢＴは、クリヤされた時に、装置に設けられてい
る１秒のオン・ボード・タイマを動作可能状態（イネー
ブル）にする。信号ＯＢＴがセットされると、そのタイ
マは動作不能状態（ディスエーブル）にされる。そのタ
イマについては、制御装置に結合されている２台のディ
スク駆動装置に関して後で詳しく説明する。

信号ＦＡＳＴがクリヤされると、制御装置は低速モード
で動作する。通常は、制御装置の内部タイミングは、ク
ロック信号ＣＬＫを基にしている。

そのクロック信号は、コンピュータにょシ発生されるク
ロック信号ＦＣＬＫに等しい。信号ＦＡＳＴがクリヤさ
れた時は、内部タイミング、すなわち、クロック信号Ｃ
ＬＫの周期は、り日ツク信号ＦＣＬＫの周期の２倍に等
しい。

信号８／７　も、タイミングおよびクロック信号ＦＣＬ
Ｋに関係する。８ＭＨｚのクロックが使用される時は、
信号８／７がセットされる。クロック信号ＦＣＬＫが７
　ＭＨｚの時には、信号８／７はクリ“される。与えら
れた単位時間のためにどれだけの数のＦＣＬＫ同周期必
要とするかを決定するために、信号ｓｙ５　の値が制御
装置にょシ使用される。たとえば、ＦＣＬＫが８　ＭＨ
ｚであるとすると、１マイクロ秒は８クロック周期であ
シ、ＦｃＬＫが７　ＭＨｚであれば、１マイクロ秒は７
クロツク周期である。

これによＪ）　７　ＭＨｚクロックのコンピュータと８
ＭＨｚ　クロックのコンピュータを、同等に読取シおよ
び書込みさせることができる、すなわち、７ＭＨｚクロ
ックのコンピュータによシ書込まれたデータを、８ＭＨ
ｚクロックのコンピュータで読取ることができ、その逆
も同様である。

ある特定の動作モードを設定するためにモードレジスタ
がロードされた後で、２台のディスク駆動装置のうちの
１台がランチＬ５によって次のようにして選択される。

ラッチＬ５がクリヤされると、ディスク駆動装置１が選
択される。ラッチＬ５がセットされると、ディスク駆動
装置２が選択される。ディスク駆動装置が選択された後
で、ラッチＬ４をセットすると、線ＭＯＴＯＲ−ＯＮが
「１」にさせられる。ラッチＬ４がセットされている時
にラッチＬ５が「０」であるとすると、信号ＥＮＡＢＬ
Ｉによｐディスク駆動装置１が可能状態（イネーブル）
にされる。またＬ５が「１」であるとすると、信号ＥＮ
ＡＢＬ２によシディスク駆動装置２が可能状態にされる
。

次に、前記信号ＯＢＴについて説明する。信号ＯＢＴが
セットされると、Ｌ４がクリヤされるな２ちば、信号Ｅ
ＮＡＢＬＩ　ｔたはＥＮＡＢＬ　２が、Ｌ５のセットに
依存して、論理回路４２によυ不能状態（ディスエーブ
ル）にされ、それにより駆動モータ２９を停止させる。

しかし、信号ＯＢＴがクリヤされるものとすると、　Ｌ
４がクリヤされても、１秒間タイマによる設定時間が経
過するまで（信号ＬＡＴＣＨがリセットされているなら
ば、または、Ｑ１号ＬＡＴＣＨがセットされているなら
ば２分の１ミリ秒タイマによる設定時間が経過するまで
）、論理回路４２に信号ＥＮＡＢＬ　１またはＥＮＡＢ
Ｌ２を不能状態（ディスエーブル）にすることをさせな
い。一般に、駆動モータを停止させる前に、遅延時間を
設定することが好ましい。というのは、引き続くディス
ク動作が、先のディスク動作が終ってから非常に短い時
間後に行われることがしばしばあるからである。したが
って、信号ＥＮＡＢＬ　１またはＥＮＡＢＬ　２を不能
状態（ディスエーブル）にする前に遅延時間がないと、
モータが適正な速度に達するまで引き続くディスク動作
が待たされることになる。もちろん、コンピュータにお
けるオペレーティング・システムその他のプログラムは
、駆動モータが適正な速さに達するまではディスクの読
取υまたは書込みが要求されないようにするために、必
要があれば適切な待機ループすなわちタイミングルーズ
を含まなければならない。

制御装置によシ実行される付加機能は、Ｌ６．Ｌ７およ
び、ＭＯＴＯＲ−ＯＮによυ決定される。以下に説明す
るように、Ｌ６．Ｌ？およびＭＯＴＯＲ−ＯＮは、どの
レジスタに対して読出しまたは書込みを行うかを選択す
る。信号ＡＯがクリヤされる動作中に、レジスタが読出
される。また、信号ＡＯがセットされている時にレジス
タに対して書込みが行われる。Ｌ６　、　Ｌ７　、ＭＯ
ＴＯＲ−ＯＮ、ＡＯ及びＤＥＶを入力に受けるデコーダ
４１は、入力を復号して以下に説明するように、「１」
を線ＲＥＡＤ　５ＴＡＴＵＳ　ＲＥＧＩＳＴＥＲ，ＷＲ
ＩＴＥ　ＭＯＤＥ　ＲＥＧＩＳＴＥＲ。

ＷＲＩＴＥ　ＤＡＴＡ　ＲＥＧＩＳＴＥＲ，ＲＥＡＤ　
ＤＡＴＡ　ＲＥＧ４ＳＴＥＲ，ＲＥＡＤ　ｉ、ｓ　ＲＥ
ＧＩＳＴＥＲ，または、ＲＥＡＤＨＡＮＤＳＨＡＫＥ／
ＵＮＤＥＲＲＵＮ　ＦＬＡＧ　ＲＥＧＩＳＴＥＲのうち
の１本の線に置く。　下記の各動作は、信号ＤＥＶ　の
立下シ縁部がデコーダ４１に入力された時に起る。

Ｌ　６　、　Ｌ　７　、　ＭＯＴＯＲ−ＯＮが「０」の
時は、デコーダ４１はＲＥＡＤ　１’　ｓ　ＲＥＧＩ　
５ＴＥＲを「１」にする０それによシリード「１」レジ
スタ３５は、２進の「１」のバイトをデータバスＩＴす
なわち線ＤＯ〜Ｄ７に置かせられる。データバス上の１
は、オペレーティング・システムその他のプログラムに
よシ使用するためにコンピュータのメモリに読込まれる
。

Ｌ６．Ｌ７が「０」で、ＭＯＴＯＲ−ＯＮが「１」の時
には、デコーダ４１がＲＥＡＤ　ＤＡＴＡ　ＲＥＧＩＳ
ＴＥＲを「１」にする。ＩＡＤ　ＤＡＴＡ　ＲＥＧＩＳ
ＴＥＲがセットされた時に実行される機能については、
読取シ制御器４５（第３図）を参照して後で説明するＯ
Ｌ６が「１」で、Ｌ７が「０」、および信号ＭＯＴＯＲ
−ＯＮが「０」または「１」である（すなわち、いずれ
でもよい）時は、デコーダ４１が「１」をＲＥＡＤ　５
ＴＡＴＵ８　ＲＥＧＩＳＴＥＲに置く。そのためにモー
ドレジスタ３１と状態レジスタ３３との内容がデータバ
ス１７に置かれるから、ノクスは次のような値をとる。

ＬＡＴＣＨがＤｏに置かれるＯ８　ＹＮＣＨがＤｌに置
かれる。ＯＢＴがＤ２に置かれる。ＦＡＳＴがＤ３に置
かれる。８／７がＤ４に置かれる０Ｍ０ＴＯＲ−ＯＮが
Ｄ５に置かれるｏＯがＤｏに置かれる０デイスク駆動装
置からの５ＥＮＳＥがＤ７に置かれる。そうすると、コ
ンピュータ１３におけるオペレーティングシステムその
他のプログラムが、制御装置１１の状態を決定する。

Ｌ６がｒＯＪ、Ｌ７が「１」、ＭＯＴＯＲ−ＯＮが「０
」または「１」の時は、デコーダ４１は「１」をＲＥＡ
Ｄ　ＨＡＮＤＳＨＡＫＥ／ＵＮＤＥＲＲＵＮ　ＦＬＡＧ
　ＲＥＧＩ　Ｓ　ＴＦＲに置く。そうするとノ・ノドシ
ェイク／アンダーラン・フラッグレジスタ３Ｔが「１」
を線ＤＯ〜Ｄ５に、アンダー２ンフラツグＵＲＦを線Ｄ
６に、ハンドシェイクフラッグＨ８を線Ｄ７に置かせら
れる。アンダーランフラッグＵＲＦとノ・ンドシエイク
フラッグＩｓについては、第４図の書込み制御器４Ｔを
参照して説明する。

Ｌ６がｒｌＪ、Ｌ７が「１」、ＭＯＴＯ１’Ｌ−ＯＮが
「０」の時は、デコーダ４１は「１」を箭ＩＴＥＭＯＤ
ＥＲＥＧＩＳＴＥＲに置き、データバス１Ｔの線ＤＯ〜
Ｄ４上のデータがモードレジスタ３１に書込まれる。線
ＤＯ〜Ｄ４上のデータは、信号ＬＡＴＣＨ、５ＹＮＣＨ
ＤＢＴ、　ＦＡＳＴ、　８／７にそれぞれ対応する。こ
れはＷＲＩＴＥＭＯＤＥ　ＲＥＧＩＳＴＥＲが論理機能
Ｑ３または、［）ＥＶの立上シ縁部における間に起る。

Ｌ　６　、　Ｌ　７　、　ＭＯＴＯＲ−ＯＮが「１」の
時は、デコーダ４１は「１」をＷＲＩＴＥ　ＤＡＴＡ　
ＲＥＧＩＳＴＥＲに置く。ＷＲＩＴＥ　ＤＡＴＡ　ＲＥ
ＧＩＳＴＥＲがセットされた時に実行される機能につい
ては、第４図の書込み制御器４７を参照して後で説明す
る。

次に、第３図を参照して、読取シ制御器４５について説
明する。前切したように、Ｌ６．Ｌ７が「０」で、ＭＯ
ＴＯＲ−ＯＮが「１」の時には、デコーダ４１が「１」
をＲＥＡＤ　ＤＡＴＡ　ＲＫＧＩＳＴＥＲに置く。もち
ろん、読取シの前に、前記したようにＰＯ〜Ｐ３　上の
制御信号に従ってステッピングモータ２２を回転させる
ことによシ、読取シヘッドがフロッピーディスクの希望
のトラックまで動かされる。フロッピーディスクが読取
シヘッドの下で回ると、それのトラックに記録されてい
るデータによって読取シヘッドのコイルが励磁されたム
励磁されなかったシして、磁性媒体上のセットピットと
クリヤピットに対応する変動を信号ＲＤＤＡＴＡに生じ
させる。この時には、トラックのどの部分が読取シヘッ
ドの下にあるかを決定することは制御装置もコンピュー
タもできない。したがって、データ読取シをどこから開
始すべきかを決定する方法が必要である。そのような目
的で適切な同期を行うだめの方法が、米国特許第４，２
１０，９５９号に開示されている。

ひとたび同期が達成されると、読取シは次のようにして
行われる。読取シデータ抽出器５１が、ＣＬＫクロック
信号に同期されている信号ＲＪ）ＤＡＴＡの負の移行を
検出する。信号ＲＤＤＡＴＡの負の移行が起るたびに、
その信号は間隔カウンタをリセットする。信号８／７が
セットされると、間隔は１６ＣＬＫである。信号８／７
がリセットされると、間隔は１４　ＣＬＫである。　信
号ＲＤＤＡＴＡにおける情報は、それらの間隔で隔てら
れる、すなわち、それらの間隔の「周囲」に配置される
。「１」は予測される時間、すなわち、間隔における負
の移行である。「０」は予測される時間には移行が生じ
ないことを示す。駆動速度の変動およびその他の外部要
因のために読取９時にはデータは正確な間隔で隔てられ
ないから、予測される時間の前と後で間隔を約半分だけ
予測される時間が拡張される０信号ＲＤＤＡＴＡの負の
移行は「１」として検出され、読取シデータ抽出器５１
は信号ＬＦＴＩをＩＣＬＫサイクルの間「１」へ脈動さ
せる。次の予測されるデータは、信号８／７　がセット
された時は、公称１６　ＣＬＫにおいてである。この１
６　ＣＬＫは１６−８＝８ＣＬＫと１６＋７＝２３ＣＬ
Ｋの間の範囲とすることができる。したがって、信号Ｒ
ＤＤＡＴＡＯ別の負への移行が８　ＣＬＫと２３　ＣＬ
Ｋの間に起るとすると、別の「１」が検出されて信号Ｌ
ＦＴ　１がＩＣＬＫサイクルの間ｒｌＪへ脈動する。８
ＣＬＫ　と２３　ＣＬＫの間に信号ＲＤＤＡＴＡに負の
移行が起らないとすると「０」が検出されて、信号ＬＦ
ＴＯがＩＣＬＫサイクルの間「１」へ脈動する。

予測される時間中にＬＦＴＩが生じたとすると、間隔カ
ウンタがリセットされるが、その時間中にＬＦＴｌが生
じなければ次の予測されるデータは公称３２ＣＬＫに生
ずる０この３２ＣＬＫは、３２−８＝２４ＣＬＫと３２
＋７＝３９ＣＬＫの間の範囲である。２４ＣＬＫと３９
ＣＬＫとの間に信号ＲＤＤＡＴＡの負の移行が生じたと
すると、「１」が検出されて信号ＬＦＴ　１がＩ　ＣＬ
Ｋサイクルの間「１」へ脈動する。信号ＲＤＤＡＴＡの
負の移行が生じなければ、「０」が検出されて、信号Ｌ
ＦＴＯがＩ　ＣＬＫサイクルの間「１」へ脈動する。同
様に、以後の間隔は公称ＣＬＫ数からマイナス８ＣＬＫ
およびプラス７ＣＬＫだけ拡張され、その拡張された間
隔以内に信号ＲＤＤＡＴＡの負の移行が起ると信号ＬＦ
ＴＩが脈動させられ、その間隔中に信号ＲＤＤＡＴＡの
負の移行が起らないと信号ＬＦＴＯが脈動させられる０
信号８／７がリセットされると、間隔が公称１４ｃＬＫ
で、マイナス７　ＣＬＫおよびプラス６　ＣＬＫだけ拡
張される場合を除き、信号ＬＦＴＯとＬＦＴＩは上記の
ように脈動させられる。

信号ＬＦＴＯとＬＦＴＩは論理回路５３に入力される。

この論理回路５３は、信号ＬＦＴＩがｒｌＪの時は線５
５をセットし、（下記のように）信号ＳＲ７が「１」で
なく信号ＬＦＴＯが「１」であれば線５５をクリヤする
。線５５上のデータはシフトレジスタ５７へのデータ入
力である。

線５５上のデータは、シフトレジスタ５Ｔがシフトクロ
ック５９による線６ｏ上の信号にょシ合図された時に、
１度に１ビツトずつシフトレジスタに入力される。信号
ＳＲ７がセットされている時を除き、信号ＬＦＴ１また
はＬＦＴＯの脈動の終夛にシフトクロック５９は線６ｏ
をセットする。データの全てのバイトがシフトレジスタ
に桁送シされた後で、信号ＳＫ７がセットされる。　こ
れが行われる理由は、ディスクに格納されているデータ
からシフトレジスタ５７によシ受けられる最初のビット
が、フロッピーディスクにデータを格納するために利用
される群コード符号化法（ｇｒｏｕｐＧｏｄｓ　ｃｏｄ
ｉｎｇ　ｓａｈｅｍｅ　）に従って、常に「１」だから
である。この場合にバイトの先頭のビットは常に「１」
である。

信号！ｌ″Ｒ７がセットされると、読取シフトレジスタ
・ロードロジック６１が信号を線６３に生ずる。その信
号はシフトレジスタ５Ｔ内のデータを読取シデータレジ
スタ６５に並列にロードさせる。

シフトレジスタ５Ｔがデータの次のバイトを受ける用意
ができるように、信号ＳＲ７がセットされてり から読取シシフ）もツクの２分の１が経過した後でシフ
トレジスタ５７紘クリヤされるざ線６３上の信号は、読
取シデータ・レジスタ・ロードロジック６１によシ次の
ようにしてセットされる。

同期モード、すなわち信号５ＹＮＣＨが「０」の時にお
いては、信号Ｘ７かリセットされると、読取シデータレ
ジスタ６５には、読取シデータ・レジスタ・ロードロジ
ック６１による線６３０セットによシ、シフトレジスタ
５Ｔが桁送シするたびに、シフトレジスタ５７内のデー
タがロードされる。しかし、信号Ｘ７がセットされると
、すなわち読出されているバイトの最初のビットがシフ
トレジスタの１番端に達して、読取シデータレジスタ６
５に並列にロードされた時は、信号ＳＲＩ　（シフトレ
ジスタ５Ｔのビット１に対応する）が、次のバイトの最
初のビットがシフトレジスタ５７を通って桁送シさせら
れているために、「１」になった後で、読取シフトレジ
スタ・ロードロジック６１は＋ｖｉ１６３を４ＣＬＫの
間低レベルに保つ。

この遅れは、コンピュータ１３が見るのに十分に長いが
、妥当なバイトとして２回見るほど十分には長くない間
、読取シデータレジスタ６５内のバイトをそこに存在さ
せる、したがって、バッファ６６とデータバス１７０線
Ｄｏ−Ｄ７へ送るために利用できるようにするために設
けられる。信号Ｄ７の立上シ縁部は、信号Ｄ７がコンピ
ュータ１３によシ「１」として読取られた時に、線ＤＯ
〜Ｄ６上のデータがコンピュータ１３のレジスタへ正シ
く書込まれることを保証するように、読取シデータレジ
スタ・ホールドロジック６７によ）遅延させられる。こ
の遅延は、読取りデータレジスタ・ホールドロジック６
７によシ、次のようにして生じさせられる。信号ＬＡＴ
Ｃ）ｌがクリヤされ（これは同期モード動作中でなけれ
ばならない）、読取シデータレジスタ６５のピッ）７に
対応する信号Ｘ７がセットされると、バッファ６６の入
力ビツト７に対応する読取シデータレジスタ・ホールド
ロジック６Ｔからの出力ＲＲ７は、信号ＦＡＳＴが「１
」（高速モード）の時には、ＩＣＬＫ周期まではセット
されず１信号Ｘ７がセットされた後で信号ＦＡＳＴが「
０」（低速モード）の時には、μＣＬＫ周期まではセッ
トされない。

非同期モード、すなわち、信号５ＹＮＣＨがセットされ
ている時には、読取シデータレジスタ６５はシフトレジ
スタ５Ｔから並列にロードされる。

これは、信号８Ｒ７がセットされた時に、読取シデータ
レジスタ・ロードロジック６１が線６３をセットするこ
とによυ行われる。非同期モードにおいて、読取シデー
タレジスタ内のデータがコンピュータ１３のレジスタに
適切にロードされるようにするために、信号ＬＡＴＣＨ
は常にセットされなければならない。信号ＬＡＴ　ＣＨ
がセットされると、信号ＲＥＡＤ　ＤＡＴＡ　ＲＥＧＩ
ＳＴＥＲの立上シ縁部において、読取シデータレジスタ
・ホールドロジック６１によシ、線ｘ７上のデータが線
ＲＲ７に置かれる。これによシ信号Ｄ７は、コンピュー
タ１３の設定要求と保持要求を満す。信号Ｄ７が「１」
としてコンピュータ１３によシ読取られると、コンピュ
ータ１３のレジスタに線ＤＯ〜Ｄ７上の信号が正しく書
込まれる。信号ｘ７がクリヤされ、以後のポーリング中
、すなわち、ＲＥＡＤ　ＤＡＴＡ　ＲＥＧＩＳＴＥＲが
セットされている間はコンピュータ１３がバイトを妥当
であるとして再び読出ることがないように、ＲＥＡＤ　
ＤＡＴＡ　ＲＥＧＩＳＴＥＲがセットされ、かつ信号Ｄ
７が「１」にされた（すなわち、バイトがコンピュータ
によシ読取られた）１４ＦＣＬＫの後に、Ｘ７・クリヤ
ロジック６９によって、信号Ｘ７拡リセツトされる。

次に、第４図を参照して、書込み制御器４γについて説
明する。書込み制御器４７は、ディスクに書込むための
データバイトを受ける書込みデータレジスタ８１と、こ
の書込みデータレジスタ８１内の並列データを直列形式
に変換するためのシフトレジスタ８３と、ディスクに書
込むべきビットス）　ＩＪ−ムを発生するためのトグル
８５とを有する。書込み制御器４７は、ロード／桁送Ｊ
）（ｌｏａｄ／５ｈｉｆｔ）ロジック８７と、ハンドシ
ェイク／アンダーラン・ロジック８９と、書込みシフト
クロック９１と、ＷＲＲＥＱロジック９３とを更に有し
、これらの全てのロジックは、書込み制御器のタイミン
グを制御する。

書込みを開始するために、Ｌ６をセットしＬ７をクリヤ
して、書込み前状態を設定する。この書込み前状態は、
書込みシフトクロック９１とロード／桁送シロシック回
路８Ｔとを初期化して線９９をセットし、信号ＷＲＤＡ
ＴＡとＷＲＲＥＱをセットし、ハンドシェイク／アンダ
ーラン・フラッグレジスタ３１内のアンダーラン・フラ
ッグＵＲＦをリセットし、トグル８５内のトグルクロッ
クを初期化する。実際の書込みの前に、希望の駆動装置
を選択し、信号ＭＯＴＯＲ−ＯＮ　をセットするために
、Ｌ４、Ｌ５を適切な状態に置かなければならない。

Ｌ６．Ｌ７とＭＯＴＯＲ−ＯＮが１１」の時は、デコー
ダが「１」をＷＲＩＴＥ　ＤＡＴＡ　ＲＥＧＩＳＴＥＲ
に置く。

このＷＲＩＴＥ　ＤＡＴＡ　ＲＥＧＩＳＴＥＲは、Ｑ３
またはＤＥＶの立上シ縁部において、データバス１７（
Ｄ。

〜Ｄ７）からのデータを書込みデータレジスタ８１に置
く。このデータは次のようにしてシフトレジスタ８３へ
並列にロードされる。先に述べたように、ロード／桁送
シ制御ロジック８７が初期化されると、線９９がセット
される。線９９がセットされると、書込みシフトクロッ
ク９１から線９Ｔへ与えられたパルスが、書込みデータ
レジスタ８１内のデータをシフトレジスタ８３内に保持
させる。

非同期モード（信号５ＹＮＣＨがセットされる）、にお
いてはＷＲＩＴＥ　ＤＡＴＡ　ＲＥＧＩＳＴＥＲがセッ
トされてから約８　ＣＬＫ後にロードは終了させられる
。同期モードにおいては、ＷＲＩＴＥ　ＤＡＴＡ　ＲＥ
ＧＩＳＴＥＲがセットされてからＱ３の４乃至５周期の
間にロードは終了させられる。

同期モード（５ＹＮＣＨがリセットされる）においては
、書込みは次のようにして継続される。

データがシフトレジスタ８３にロードされると、そのシ
フトレジスタ内の最上位のビットが線９５へ桁送シされ
、そのためＫ＜　Ｑ　３の２周期の後で）信号ＷＲＤＡ
ＴＡが「１」から「０」へトグルされる。

というのは、信号ＷＲＤ　Ａ　Ｔ　Ａが「１」に初期化
され、用いられる群コード符号化法に従ってバイトの最
初のビットは「１」でなければならないからである。シ
フトレジスタ８３は、ロードされた後で、Ｑ３の８周期
ごとに桁送シし、それに続いて綜９５上のデータが「１
」であると、Ｑ３の２周期遅れてトグルし、バイトが書
込まれるまでその桁送シとトグルを続ける。したがって
、データのバイトがＱ３の６４周期の間に桁送シによシ
出されて、書込まれ、データの新しいバイトをシフトレ
ジスタ８３へ並列にロードできる。このタイミングによ
シ、Ｑ３の６４周期ごとに「１」がＷＲＩＴＥ　ＤＡＴ
Ａ　ＲＥＧＩＳＴＥＲに必ず置かれ、それ以外は「０」
がシフトレジスタ８３から桁送シによって出される。同
期モード中は、信号ＵＲＦがＷＲＲＥＱをセットさせる
ことによｐディスクへのデータの書込みを阻止しないよ
うに、信号ＵＲＦが常にリセットされる。

制御装置が非同期モードである（　５ＹＮＣＨがセット
されている）時は、同期書込みのタイミングの制約が緩
和される。非同期モードにおいては、書込み制御器４７
は次のようにして動作する。シフトレジスタ８３に書込
みデータレジスタ８１からデータが並列にロードされた
後で、シフトレジスタ８３内の最上位のビットが線９５
へ桁送）によ）出力され、更に８つのＣＬＫ周期が経過
した後で、トグル８５が信号ＷＲ，ＤＡＴＡを「１」か
ら「０」ヘトグルする。その理由は、前記したようにそ
の最上位のビットは「ｌ」でなければならないからであ
る。それ以後の桁送シとトグルは、８つのＣＬＫだけ隔
てられる。シフトレジスタ８３から８ビツトが全て桁送
シによ多出力された後で、ロード／桁送）ロジック８７
が「１」を線９９に置く。そうするとシフトレジスタ８
３に書込みデータレジスタ８１からデータが並列にロー
ドされる。信号８／７がセットされると、桁送シとトグ
ルは、８つのＣＬＫだけ分離される。信号８／７がリセ
ットされると、桁送シの６　ＣＬＫ後にトグルが行われ
、トグルの８ＣＬＫ後に桁送）が行われる。

同期書込みと比較して非同期書込み中に起る緩和された
タイミングにおいて、データが正しく書込まれるように
するためには、下記の付加動作を必要とする。線９７．
９９上の信号によシ決定されるように、シフトレジスタ
８３への並列ロードが終った時にハンドシェイク／アン
ダーランロジック８９によりハンドシェイク・フラッグ
Ｈ８がセットされ、Ｖｔ／ＲＩＴＥＤＡＴＡ　ＲＥＧＩ
ＳＴＦＪＲが可能状態にされた時にハンドシェイク／ア
ンダー、７／ロジツク８９によってリセットされる。デ
コーダにＲＥＡＤ　ＨＡＮＤＳＨＡＫＥ／　ＵＮＤＥＲ
ＲＵＮ　ＦＬＡＧ　ＲＥＧＩＳＴＥＲを可能状態にさせ
る信号Ｌ６をクリヤす“　るための指令をコンピュータ
１３は発生できるから、ハンドシェイク・フラッグＨ６
の状態をコンピュータによシ決定できる。すなわち、Ｈ
Ｓフラッグが「１」となるまでコンピュータはハンドシ
ェイク／アンダーラン・フラッグレジスタ３７をポーリ
ングして、書込みデータレジスタ８１の内容がシフトレ
ジスタ８３へ並列にロードされ、データの別のバイトの
ために書込みデータレジスタを利用できことを示すこと
ができる。書込みデータレジスタ８１を利用できること
をコンピュータが検出すると、データバス１７上のデー
タを書込みデータレジスタ８１へ書込ませるＷＲＩＴＥ
　ＤＡＴＡＲＥＧＩＳＴＥＲを可能状態にするＬ６をセ
ットする指令をコンピュータは発することができる。

シフトレジスタ８３ヘロードする前にデータの新しいバ
イトが実際に書込みデータレジスタ８１にロードされて
いるようにするために、ノーンドシエイク／アンダーラ
／・フラッグレジスタ３Ｔ内のアンダーラン・フラッグ
ＵＲＦが次のようにして用いられる。前記したように、
書込みが開始される前書込み状態の間は、アンダーラン
・フラッグＵＲＦがリセットされる、すなわち、その時
にはＬ７は「０」である０ハンドシエイク・フラッグＵ
ＲＦがセットされるとすると、　シフトレジメタ８３の
並列ロードが終った時にノ・ノドシェイク／アンダーラ
ン・ロジックＢ９によってアンダーラン・フラッグＵＲ
Ｆがセットされ、新しいバイトが書込みデータレジスタ
８１に書込れなかったことを示す。アンダーラン・フラ
ッグＵＲＦの現在の状態が線１０１を通じてＷＲＲＥＱ
ロジック９３へ入力されるから、アンダーラン・フラッ
グＵＲＦがセットされたとすると、シフトレジスタ８３
がロードされる前には新しいデータは書込みデータレジ
スタ８１へはロードされず、信号ＷＲＤＡＴＡの次の移
行が起る前に、ＷＲＲＥＱロジック９３は信号ＷＲＲＥ
Ｑを可能状態（イネーブル）にする０信号ＷＲＲＥＱが
「１」の時は、書込みヘッドは不能状態（ディスエーブ
ル）にされて、データの同じバイトが書込まれることを
阻止する０書込みから出ることによってのみ、すなわち
、Ｌ７が「０」の時のみ、アンダーラン・フラッグＵＲ
Ｆをリセットできる。

非同期書込み中に２ツチＬ４〜Ｌ７がコンピュータによ
りどのようにしてセットされるかを示す例については第
２表を参照されたい。同期書込み中にラッチＬ４〜Ｌ７
がコンピュータによりどのようにしてセットされるかを
示す例については第３表を参照されたい。

第２表 （非同期書込み） Ｌ４　Ｌ５　Ｌ６　Ｌ７　ＭＯＴＯＲ−ＯＮ　動作ｏｏ
ｏｏｏ　初期状態 ０ｉ０１００Ｌ６をセット。

００１１０Ｌ７をセット。バ ス上のデータをモー ドレジスタに書込む。

００１００Ｌ７をクリヤ。

０００００Ｌ６をクリヤ。

１０００１Ｌ４をセット。駆動 装置１を選択。ＭＯＴＯＲ −ＯＮ　をセット。

１０１０１Ｌ６をセット。前書込 み状態。書込みシフト クロック９１を初期イｂ ロード／桁送）制御器 を初期化。Ｍ用ＤＡＴＡを セット。ＷＲＲＥＱをセ ット。ＵＲＦとリセット。

１０１１１Ｌ７をセット。ＷＲＩＴＥ ＤＡＴＡ　ＲＥＧＩＳＴＥＲを イネーブル。

１００１１Ｌ６をクリヤ。Ｈ８を 読取り。ＵＲＦフラッグ。

１００１１ＨＳフラツグがセット されるまでＨ８７ラツ クのポーリングを継島 １０１１１Ｌ６をセット。踵ＩＴＥ ＤＡＴＡ　ＲＥＧＩＳＴＥＲを イネーブル。

１００１１Ｌ６をクリヤ。Ｈ８と ＵＲＦフラッグを読取り。

１００１１ＨＳフラツグがセット される壕でＩｓフラッ グのポーリングを継続。

１０１１１Ｌ６をセット。ＷＲＩＴＥ ＤＡＴＡ　ＲＥＧＩＳＴＥＲをイ ネーブル０ １　０　１　０　１　Ｌ７をクリヤ。書込みモードから
出る。

１　０　０　０　１　Ｌ６をクリヤ。

０　０　０　０　１　Ｌ４をクリヤ０ ｏｏｏｏｏ　タイマのカウントダウン 後にＭＯＴＯＲ−ＯＮをクリ ヤＯ 第３表 （同期書込み） ｏｏｏｏｏ　初期状態。

０　０　１　０　０　Ｌ６をセット。

０　０　１　１　０　Ｌ７をセット。ノぐス上のデータ
をモードレジスタ に書込む。

（１ｎ　１　０　０　Ｌ７をクリヤ○ ０　０　０　０　０　Ｌ６をクリヤ０ １　０　０　０　１　Ｌ４をセット０駆動装置１を選択
。ＭＯＴＯＲ−ＯＮ をセット。

１０１０１Ｌ６をセット０前書込み 状態。書込みシフトクロ ツク初期化。ロード７桁 送り制御器初期イトＷＲＤ ＡＴＡをセット。ＷＲＲＥＱ をセット。

１　０　１　１　１　Ｌ７をセット。６４個のＱ３クロ
ックげとにデー タバス１１上にデータの バイトを置く。

１　０　１　０　１　Ｌ７をクリヤ０実行後に書込みモ
ードから出る０ １　０　０　０　１　Ｌ６をクリヤ０ ００００１Ｌ４をクリヤ。

０００００　タイマのカウントダウン 後にＭＯＴＯＲ−ＯＮをり１九 以上説明した制御装置は、周知の先行技術を用いて標準
的な２８ピン、約１．５２ｃｍ（６００ミル）のプラス
チックＤＩＰ内にパッケージできる。このパッケージの
電源Ｖｃｃとアースを除く全ての取出しビンを第１図に
示す。

以上、集積回路として構成できる、コンピュータとフロ
ッピーディスク駆動装置の間をインターフェイスするた
めのディスク制御装置を説明した。

この制御装置は、高速クロック、低速クロック、同期読
取シおよび書込み、非同期読取りおよび書込みを含めて
、多くの動作モードを実行できる０

【図面の簡単な説明】

第１図はデジタル・コンピュータトフロッピーディスク
駆動装置の間のインターフェイスを行う本発明の制御装
置の線図、第２図は本発明の制御装置のブロック図、第
３図は本発明の読取多制御１１・・ｅ・（ディスク駆動
装置用）制御装置、１９＠・・・プートＲＯ戦３１＠す
・・モードレジスタ、３３・・・−状態レジスタ、３５
・・・・ＩＪ−）”ｒｌＪレジスタ、３Ｔ＠・・・ハン
トシェイク／アンダーラン・フラッグ・レジスタ、３９
・・・拳状態保持器（ラッチ）、４１・・・・デコーダ
、４５・・・り読取シ制御器、４７・・・・書込み制御
器、５１脅・・・読取シデータ抽出器、５３・・・争論
理回路、５７，８３・・・・シフトレジスタ、５９φ・
ｅ＠リード・シフト・クロック、６１・・脅・ロード・
ロジック、６５０．・、読取シデータレジスタ、６６、
・０．バッファ、６７・・・・（読取シデータ）ホール
ドロジックレジスタ、６９・・−・Ｘ７クリヤロジツク
、８１・争・・書込みデータレジスタ、８５・・・・ト
グル、８Ｔ・・骨・ロード／桁送シロシック、８９・・
・・ハンドシェイク／アンダーラン・ロジック、９１・
・・・書込みシフトクロック。 特許出願人　アプル・コンビ１−タ・インコーボレーテ
ツド代理人山川政樹（ほか２名） 図面の浄書（内容に変更なし） 昭和　年　月　日 特許庁長官殿　６０．２．２８ １、事件の表示　◆ 昭和５９年　特　許　願第２０６４５４号２°発明ｏ名
称　フ・ツピーディ〜り駆動装置用集積回路制御装置 ３、補正をする者 事件との関係　特　許　出願人 名称（氏名）　アズル・コンピュータ・インコーホレー
テッド５、補正命令 １ゆ□１、の目イ；ｊ　昭和６０　年　１　月　２９　
日７、補正の内容 （１）　別紙願書の通シ （２）別紙の通り （３）“回６面の浄書（内容に変更なし）（図面中、要
素の参照記号（英文表示）を和文表示に補正した。） 以上

Claims (1)

1. 【特許請求の範囲】 （１）ディジタル・コンピュータにょシ送られた状態指
   令を格納するためにそのコンピュータに結合される状態
   保持器と； この状態保持器に格納されている状態指令を復号し、そ
   の復号された指令を基にして制御信号を発生するために
   前記状態保持器に結合される復号器と； 前記コンピュータによシ選択された動作モードを格納す
   るために前記コンピュータと前記復号器に結合されるモ
   ードレジスタと； フロッピーディスク駆動装置の状態についての情報を格
   納するために前記復号器と前記フロッピーディスク駆動
   装置および前記コンピュータに結合され、かつ前記コン
   ピュータによシ質関するために制御装置に結合される状
   態レジスタと；前記モードレジスタによシ決定された動
   作モードで、前記ディスク駆動装置からのデータを受け
   、そのデータを前記コンピュータへ送るために前記モー
   ドレジスタと、前記ディスク駆動装置および前記コンピ
   ュータに結合される読出し制御器と；前記モードレジス
   タによシ決定された動作モードで前記コンピュータから
   データを受け、そのデータを前記ディスク駆動装置へ送
   るために前記モードレジスタ、前記ディスク駆動装置お
   よび前記コンピュータに結合される書込み制御器とを備
   えることを特徴とするデジタル・コンピュータとフロッ
   ピーディスク駆動装置の間でインターフェイスするだめ
   のフロッピーディスク駆動装置用集積回路制御装置。 （２、特許請求の範囲の第１項に記載の制御装置であっ
   て、前記状態保持器は、前記コンピュータによシ送られ
   た前記状態指令の状態を格納する複数の保持器を備える
   ことを特徴とする制御装置。 （３）特許請求の範囲の第２項に記載の制御装置であっ
   て、前記保持器の状態は、前記ディスク駆動装置におけ
   るステッピングモータの位置ぎめを制御し、前記ディス
   ク駆動装置における駆動モータを動作状態および動作不
   能状態にし、書込むためまたは読取るだめの１台のディ
   スク駆動装置を複数のディスク駆動装置から選択し、前
   記コンピュータから受けた状態指令によシ決定され、か
   つ前記制御装置によシ実行される動作を制御することを
   特徴とする制御装置。 （４）特許請求の範囲の第２項に記載の制御装置であっ
   て、前記復号器は、前記複数の保持器のうちの所定の１
   つを論理手段によシ復号することを特徴とする制御装置
   。 （５）特許請求の範囲の第１項に記載の制御装置であっ
   て、前記モードレジスタは、前記コンピュータによシ選
   択された動作モードを格納する複数の保持器を備えるこ
   とを特徴とする制御装置。 （６）特許請求の範囲の第５項に記載の制御装置であっ
   て、前記動作モードは、非同期読出しおよび書込みと、
   同期読出しおよび書込みと、第１の速さで刻時するクロ
   ックをベースとするタイミングと、第２の速さで刻時す
   るクロックをペースとするタイミングと、駆動モータを
   停止させるための遅延タイマの動作可能状態化と、駆動
   モータを停止させるための遅延タイマの動作不能状態化
   とであることを特徴とする制御装置。 （７）特許請求の範囲の第１項に記載の制御装置であっ
   て、前記状態レジスタは複数の保持器を備え、それらの
   保持器に保持されている情報は、前記ディスク駆動装置
   の書込み保護状態時と、前記ディスク駆動装置の動作状
   態時とを前記コンピュータに知らせるために用いられる
   ことを特徴とする制御装置。 （８）特許請求の範囲の第１項に記載の制御装置であっ
   て、前記読出し制御器は： 前記ディスク駆動装置から受けた直列信号を２進「１」
   と２進「０」を表す複数の直列パルスへ変換するだめの
   読出しデータ抽出器と；前記複数の直列パルスを並列デ
   ータに変換するために前記データ抽出器に結合されるシ
   フトレジスタと； このシフトレジスタからの並列データを前記コンピュー
   タへ転送するためにデータバスに置くことができるまで
   、その並列データを格納するために前記シフトレジスタ
   に結合されるレジスタと；前記＝ンピュータヘ送られる
   データが失われたυ、複製されたシすることがないよう
   に、前記シフトレジスタと前記レジスタおよび前記デー
   タバスへのデータのロードを制御するための制御器とを
   備えることを特徴とする制御装置。 （９）特許請求の範囲の第８項に記載の制御装置であっ
   て、前記読出し制御器は： 前記読出し抽出器と前記シフトレジスタとに結合される
   読出しシフトクロックと； このシフトクロックと前記シフトレジスタおよび前記レ
   ジスタに結合され、前記レジスタ内の以前のデータが前
   記コンピュータによシ受けられた時に、前記レジスタへ
   信号を送るロード読出しデータレジスタ論理回路と； 前記レジスタと前記バッファとに結合され、前記バッフ
   ァ内のデータを前記コンピュータへ適切に転送するのに
   十分長い所定の時間周期の後で前記バッファへ信号を送
   る保持読出しデータレジスタ論理回路と を備え、前記バッファは前記レジスタに結合されること
   を特徴とする制御装置０ （１１特許請求の範囲の第１項に記載の制御装置であっ
   て、前記書込み制御器は： 前記ディスク駆動装置へ送るべき前記コンピュータから
   の並列データを格納するためのレジスタと； 前記並列データを直列ピットストリームに変換するため
   に前記レジスタに結合されるシフトレジスタと； 前記ディスク駆動装置へ送られる２進「１」と２進「０
   」を表すパルスを発生するために前記シフトレジスタに
   結合されるトグル手段と；前記ディスク駆動装置へ送ら
   れるデータが失われず、かつ複製されないように、前記
   コンピュータからのデータの前記レジスタと、前記シフ
   トレジスタと、前記トグル手段とへのロードを制御する
   制御器と を備えることを特徴とする制御装置。 Ｑυ特許請求の範囲の第１０項に記載の制御装置であっ
   て、前記書込み制御器は： 前記シフトレジスタに結合される書込みシフトクロック
   と； 前記シフトレジスタと前記書込みシフトクロックに結合
   され、信号を前記シフトレジスタへ送って、そのシフト
   レジスタに前記レジスタからのデータをロードさせ、ま
   たは、以前にロードされたデータを桁送シさせるロード
   およびシフトレジスタ論理回路と； 前記レジスタが前記コンピュータからのデータを受ける
   用意ができた時を前記コンピュータに知らせるため、お
   よびコンピュータから以前に送られたデータが、前記デ
   ィスク駆動装置へ送るべき時刻に前記レジスタにロード
   されていなかったことを前記コンピュータへ知らせるた
   めの信号を発生するために、前記ロードおよびシフトレ
   ジスタ論理回路に結合される初期手Ｊ＠／アンダーラン
   論理回路と を備えることを特徴とする制御装置。