JPS6015685A - 陰極線管制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は陰ｉ紳管（ＣＲＴ）ラスク走査表示装置をマイ
クロコンピュータの如きプロセッサとインターフェイス
させるための陰極線管制御装置に関し、さらに具体的に
はＣＲＴのだめのプログラム可能なビデオ・タイミング
制御装置に関する。

極めて多くのプログラムを設計する必要性が構造化プロ
グラミングを生じ、これに伴なってｖＬＳＩの問題は構
造化論理配列体、最適な例としてはプログラム可能な論
理配列の研究へと進んだ。

表示装置の制御装置の応用においては、例えばカーソル
の位置、行の終り、フレームの終り等を与えるために予
じめセットされた値と順次に増大する計数を比較するた
めの必要が生ずる。

簡単な方法は必要な予定の値をレジスタにロードして適
切なバス上に供給されるシステム・クロックとの間に一
致番求める排地的ＯＲ機能を使用する方法である。この
基本的な比較機能は必要に応じて繰返される。多くの場
合には、例えば文字の計数を予定の値と比較するもの、
行計数を他の予定の値と比較するものよシ成る２つのこ
の様な構造体を有する。２つの比較の論理ＡＮＤが事象
の一致を与えるのに使用される。さらに他の場合には、
事象の一致信号がラッチをセットするのに使用され、同
様な繰返し透体がラッチをりセットするために与えられ
る。これ等の３つの配列体はＣＲＴ制御制御装置チップ
長数必要とされ、この結果ケイ素のレイアウトは具体化
、変更及びテストが困難となる。

この様な集積装置の代表的なものは、Ｍｏｔｏｒｏｅａ
ＭＣ６８４５ＣＲＴ制御装置、Ｉｍｔｅｌ　８２７５プ
ログラム可能、Ｃ，ＲＴ制御装置及びＩｎｔｅｌ　８２
７６小システムＣＲＴ制御装置の如き現在のＣＲＴ制御
装置である。

ＭｏｔｏｒｏｅａＭＣ６８４５ＣＲＴ制御装置（ＣＲＴ
Ｃ）が本発明がなされた時点での代表的なものであるの
で、以下簡単な説明がなされる。このＣＲＴＣは走査Ｃ
ＲＴ表示装置のインターフェイスとして働き、ビデオ・
タイミング及びリフレッシュ・メモリのアドレシングを
与える。ＣＲＴＣはプログラム可能な水平及び垂直タイ
ミング発生器、フログラム可能な線形アドレス・レジス
タ、プログラム可能々カーソル論理装置、ライトベン検
出レジスタ、及びプログラム・バスに対するインターフ
ェイスのための制御回路より成る。すべてのＣＲＴＣタ
イミングは文字毎に発生されるクロックから誘導される
。一致回路が連続的に文字計数器の内容と多数（１８個
）のプログラム可能なレジスタの内容を比較して水平タ
イミング（Ｈ３ＹＮＣ）、垂直タイミング（ＶＳＹＮＣ
）、カーソル位置及び寸法等を与える。プロセッサはＣ
ＲＴＣのレジスタ・ファイルに接糾されたデータ・バス
を介してＣＲＴＣと通信し、通常電源がオンになった後
の初期設定中にファームウェア表から１＠次ＣＲＴＣレ
ジスタにロードを行う。ＣＲＴＣばＶＬＳＩ技法を使用
して具体化された単一のチップとして与えられる。

特定の計数によって表わされた状態を解読するためのハ
ード配線ゲートを使用した原始制御装置よりも著しｂ改
良が与えられているが、これ等の現在の制御装置は２つ
の主な欠点を有する。第１の欠点はＣＲＴタイミング制
御を遂行するのに必要とされる種々の基本的回路の複雑
な組合せが複雑々セルの形状を　する点にある。このた
めにチップが形成される時にケイ素の無駄が生ずる。従
来一度複＃々セルの形状が決定され、ケイ素中にレイア
ウトされると、一般的に云って、新しいセルを再設計し
ない限シ変更する事は不可能である。

レジスタ中にロードされる予定の値は初期設定中に変更
され得る点で成る柔軟性を有するが、この様な具体化は
制御装置のすべての主な機能を前もって指定し、頭初に
設計する事を必要とする。もし追加の機能を必要とする
様な事が後で決定されると、新らしい機部を含む様にチ
ップが再設計されなければならない。当然の事ながら、
この様な設計には時間がかがシ、シばしば高価につく。

本発明ＵＣＲＴのためのビデオ・タイミング制御信号を
発生し、各タイミング制御信号の個々のタイミングがＣ
３Ｔの走査制御クロックから誘導される入力パルス列を
受取シ、連続的にインクレメントされる様に接続された
計数器の走行計数値を参照して決定される様なＣＲＴ制
御装置において上記制御装置は、書込みモード中にその
２進内容によって予定の計数値を表わす語が書込まれる
連想記憶装置よシ成シ、上記走行計数値は探索モード中
に計数器から探索モード中に１−１−数冊から探索アー
ギュメントとじて上記儒装置配列体に印加される２通信
号の増大する系列として得られ、これ釦よって個々のタ
イミング制御信号は現在の走行計数値を表わす２進値信
号とタイミング制御信号を決定する目的のために上記記
憶装置中に記憶されている予定の語計数値の２進内容間
の一致の発生に応答して記憶装置からの夫々の出力信号
として与えられる。

ＣＲＴＣのタイミング様能を力えるための連想記憶装置
を使用する事の一つの著しい利点は記憶装置の規則性が
Ｖｆ、Ｓｌパッケージに特に滴していて製造が簡単ＩＣ
なり、コストが減少される点にある。本発明に従う制御
装置の機能は従来のものと類似しており、重要な相異点
は予定の値を含む各レジスタが記憶装置状の百己列体中
の語によって買控されている点にある。この構造によっ
てケイ素の面積が減少され、読稍り、書込み乃び連想探
索のための制御が簡単にされ、構造化される。さらに各
テストが配憶装置中のすべての語について並列に遂行さ
れるので、内容のテストが簡単になるという他の利点も
与えられる。制御システムに対するインターフェイスは
個々のレジスタを使用した従来技法のものと比較した簡
単になる。湿°後に記憶装置が書込み可能であるので、
ＣＲＴＣの機能はＶＬＳＩチップとして組立てられた後
でも変更可能になり、実行時間中に構成が可能になり、
テストの目的で任意の一間に読板シ可節に々る。

従来技法を示す第１図において、制御さるべきＣＲＴの
文字計数クロックを基準として選択され、その大きさに
よってＣＲＴのスクリーン上の走査電子ビームの予定の
位置を表わす文字計数値はプ０−１＝ツサから８ビツト
・バス１上に供給さし、８ビツト・レジスタ２にロード
される。ＣＲＴの走査電子ビームと同期して走行し、通
常の走査中にスクリーン上のビームの実際の位置を表わ
すＣＲＴ文字クロりクＣＬがその後クロック線ろ上に供
給され、計数器４をインクレメントするのに使用される
。これ等の２つの値、即ちレジスタ２中の予定値及び計
数器４中の走行文字計数値は入力さして８ビツト排他的
０Ｒ（ＸＯＲ）グー］・５に供給される。走査電子ビー
ムがレジスタ２中の予定の計数値によって決定される、
スクリーン上の予定の位置に到達するとＸ０Ｒ（事象一
致）ゲート５は出力線６上に信号を発生する。この様な
配列体はＣＲＴの走査サイクル中の必要なビテオ・タイ
ミング制御を与えるために従来の装置によって使用され
た回路の基本を成している。

実際は、周知の如く、走査電子ビームの位＃け全スクリ
ーンをビームが走査している間に連続的にインクレメン
トされるキーの計数器によってだけでは追跡され得ない
。実際には、列計数冊が各文字位置毎に一回インクレメ
ントされ各走査行の終シにリセリットされる。行計数器
が各−行毎に一度インクレメントされ垂直方向の各フィ
ールドの終りにリセットされる。文字が表示される場合
には、しばしば２つの計数器が使用される。一つは各文
字の行を形成する走査線即ちスライスの数を計数する紳
計数冊即ちスライス計Ｐｉであり、仙は全走査フィール
ドを形成する文字行の数を計数するための行計数器であ
る。

第２図において第１図と同一基本参照番号が使用さ力、
ているが同種回路を区別するために数字が加えられてい
る。従ってこの図において、文字もしくは列位置を示す
文字計数値Ｆｉ８ビット文字線１１上に供給され、８ビ
ツト文字レジスタ２．１にロードされる。クロック線３
．１上の文字クロックＣＬは表示装置の各行の各文字位
置をビームが走査する時に文字計数器４．１をインクし
メントする。

レジスタ２１の内容と文字計数器４．１の内容間に一致
が生ずるたびに発生されるＸ　ＯＲ５，１の出力６１上
の信号は走査機構即ち走査電子ビームが各行中の所望の
文字位置をアドレスしている時を示す。

表示装置のどの行が所望の文字位置を含むかを示す行計
数器の出力が８ビツトの行バス１２を介して供給され、
８ビツト行レジスタ２２にロードされる。文字クロック
ＣＬの適切な区切りによって誘導されるクロック紳３２
上の行うロックＲＣはビームが表示装置の各文字行を走
査する時に行計数器４．２をインクレメントする。レジ
スタ２２の内容及び行計数器４．２の内容間に一致が生
ずる時のＸ　ＯＲ５，２の出力６２上の信号が所望の行
が走査されつつある時を示す。

複合事象一致回路からの２つのＸＯＲ出力６１及び６２
がＡＮＤゲーグーへの入力とじて供給される。所望の桁
上の所望の文字位置が走査されつつある時にのみ信号が
その出力８上に表われる。

この様な回路は代表的には例えばＣＲＴ表示装置製置カ
ーソル位置を同定するために使用される。

第６図を参照するに、前と同じ基本的参照番号が使用さ
れているが、同一機能を遂行する素子を区別するために
さち゛に数字が添えられている。この装置において、指
定された左手の文字列位置は文字レジスタ２．１１に導
入され、指定された右手の文字列位置は文字レジスタ２
．１２に導入される。

同様に指定された上方行位置は行レジスタ２．２１に導
入され、指定された下方行位置２．２２に導入される。

その徒の走査中に、成る行止の指定された文字位置が到
達する各席に（これは文字計数器４．１１の内容と左手
の文字列レジスタ２１１の内容間の一致を検出するＸ０
Ｒ５，１１によって与えられ条件である）、ラッチ９１
がセットされる。

成る行止の指定された右手の文字位置に逮する各席に（
これは文字計数器４．１２と右手の文字レジスタ２．１
２の内容間の一致を検出するＸ　ＯＲ５，１２によって
与えられる条件である）、２ツチ９１はリセットされる
。この回路はＣＲＴ表示装置のための水平同期もしくは
行帰線消去信号のタイミングもしくは接続時間をセット
するのに必要される回路の代表的なものである。

同様に指定された上の行値に到達すると（待針数冊４２
１と上方行レジスタ２２１の内容の一致を検出する。７
ＯＲ５，２１によって与えられる条件））ラッチ９２が
セットされる。指定された下方行値に到達すると（待針
数冊４．２２及び下方行レジスタ２．２２間の一致を検
出するＸ０Ｒ５，２２によって与えられる条件）、ラッ
チ９．２がリセットされる。

回路のこの部分は表示装置中の行の数もしくけ垂直帰線
消去の領域域をセットするのに使用されるものの代表的
なものである。

ラッチ９１及び９２から現われる夫々の貌６１及び６２
の上の出力は再びＡＮＤゲーグーへの入力として接続さ
れ、走査電子ビームが行中の２つの指定された端の文字
位置間如あり、月２つの指定された端の行位置間に存在
する時に事象一致信号を生ずる。この様な回路は例えば
スクリーンのデータ領域もしくはビデオ表示領域もしく
はスクリーンの区分を決めるために使用される代表的な
ものである。

第１図、第２図及び第６図に示されたすべての回路は表
示装置の面制御装置によって必要とされるすべての機能
を遂行するのに必要とされる代表的なものである。従っ
て全体の回路の複雑さが集積回路もしくはケイ素チップ
としての具体化を困難にし、従って高価なものにする。

要するに従来技法のＣＲＴＣは決められた機能を遂行す
るためにカストマに応じて個別化されているが、さらに
適切なレイアウトによって新らしく個別化されたチップ
を再設計する事なくしては仙の機能を追加する事は出来
ない。

本発明は制御装置が接続されたＣＲＴ表示装置のための
ビデオ制御信号を発生するために事象の一致を与えるの
に連想記憶装置を使用する事によって、簡単でしかも効
果的な方法でこれ等の問題を克服する。

本発明に従うＣＲＴ制御装置は概略的に第４図に示され
ており、２状態記憶セル１１の規則正しい２次元マトリ
ックス構造体を有する連想記憶装置１０を含んでいる（
この実施例においては不問状態は必要とされない）。図
では簡単のために、一つの連想記憶装置のセル１１のみ
が示されている。各セル及びその動作については第５図
を参照して詳細に訝明される。しかしながら制御装置の
動作の簡単な説明のためには、各セルは装置の列方向に
延びる１対のビット紳１２、行方向に延びる読取／書込
み選折線１５及び感知＃１１４を有する事を知っている
だけで十分である。ｉ己（ｊ１装置１０の同一列中の個
々のセル１１は１対のビット、％１を共有し、同一行中
の個々のセルは同じ読をり／書込みｆ折線及び感知線を
共有している通常の記憶装置が存在する（成る場合には
或する行中のセルに２つの感知線を与える様に感知線げ
切断され得る。その目的は以下明らかにされるであろう
）。

ＣＲＴの走査の制御及び仲の機能のためのビデオ制御及
び他の制御信号が発生される必要のあるＣＲＴスクリー
ン上の異なるビーム走査位置を表わす予定の値は（図示
されていない）制御プロセッサもしくけマイクロプロセ
ッサから読取り／書込みバス１を介して連想記憶装置１
ＤＫロードされる。この連想記憶装置１０は語組麟化さ
九ている。即ち予定の値の缶詰を形成する個々のビット
は並列に装置の列即ちビット線対１２に供給され１、予
定の行中に記憶される。

この動作を行うために、個々の語は一時に−語ずっ予定
の順序でデータ書込みレジスタ１５にロードされる。レ
ジスタ１５の内容は入力線４３上に供給される書込み可
能信号によって制御される書込み可能回路４２の制御の
下に書込期間中に記憶装＃１０に読出される。レジスタ
１５のロードされる語は代表的ＫＵプロセッサによって
アクセスされる様に利用可能であるファームウェア表か
ら誘導される。これと同時に語が書込１れる記憶装置１
０の選択された行に関連する読取す／切込み選択線１３
がマイクロプロセッサからパス１を介して送られて来る
語行アドレスを４！！１９する語アドレス・レジスタ１
６によって選択される。ビット線に印加される予定の仙
（即ち語）を表わすパターンと所望の行に関連する読取
／書込み選択線の付勢の組合せによって語は指定された
行の指定されたビット位置にロードされる。個々の語を
データ書込みレジスタ１５にロードして、レジスタ１５
の内容を記憶装置１０の指定された行に転送する過程は
ＣＲＴの制御に必要なすべての予定の値を表わすすべて
の語がロードされる迄書込み時間中に、繰返される。

予定の語の計数値を記憶装置１０にロードする１初期設
定に続き、正しい値が実際にＭ１憶Ｖ置中に書込まれた
事を検査するテスト手順が実行される。

このテスト手７１ｉは言ｅ憶装置の内容を語アドレス・
レジスタ１６の制御の下に一時に一行データ胚・取りレ
ジスタ１７中に読出して／ＩＦＩ次質関し次いで書取り
／■込みバス１を介して検査のためにプロセッサに戻す
事を含む。計数器４及びデータ切込みレジスタ１５から
の出力は入力として雇１込み可能信号を受取る読取り可
能回路４３の制御の下に遂行される誘１取り時間中には
機能が抑止される。

この回路４３の機能は以下第６図を参照して詳ａ１に駁
明される。一度連」記憶装置にこの様にしてこれ等の予
定の値がロードされ、テスト手１給によってその内容の
正しさが検証されると、ｆｌＴＩｌｌｉｌ装置は一意的
にプロゲラ゛ムされたＣＲＴ表示装置のためのタイミン
グ制御を与える醇備状態、になる。

動作中、計数器４は辿常の如く純６を介して供給される
文字クロックＣＬによって連続的にインクレメントされ
る。計数器４の個々の段はデータ書込みレジスタ１５の
対応する段と同様に連想記憶装置１０の同一のビット線
１２に並列に接続されている。計数器４からの出力は書
込み可能回路４２からの信号によって書込み時間中傾抑
止される。探索時間中、回路４２からの信号はレジスタ
１５からの出力を抑止し、計数器４からの出力を駆動す
る。記憶装置１０に書込まれる語中の各ビットはデータ
書込みレジスタ１５から真及び補数形で供給され、計数
器４からの走行計数値の各ビットも同じ形式で記憶装置
に書込まれる様になっている。連想記憶装置の機能は走
行計数及び記憶装置中に記憶されている語の間に一致が
生ずると、事象一致信号がこの語を含む行に関連する感
知紳１４上に発生される。記憶装置１０からの感知紳１
４上の一致信号は書込まれている語の値によって決定さ
れ、ＣＲＴの制御要件に従って選択された時間に出現す
る。成る場合には、事象一致信号は直接ＣＲＴへ供給さ
れ、載いはラッチをセットもしくはリセットして間接的
制御を与えるのに使用される。この図では出力線及びラ
ッチは一般的に接続されたＣＲＴのためのビデオ制御バ
スとして示されている。

事象一致を検出するためのこの様な連想記憶装置の使用
は著しく柔軟性のある制御装置を与える。

従って例えば一つの語が走行計数値と一致した時に事象
の開始を示す様にラッチをセットするのに使用される値
を指定するのに使用され得、他の語が一致した時に、事
象が終った時を示すのに該ラッチをリセットするのに使
用され得る。この様なタイミング・システムは例えば水
平帰線消去領域のスクリーン上の境界、即ちスクリーン
上の表示の区切りの範囲を指定するために使用される。

本発明のさらに他の重要な利点は即−の語を記憶するの
に記憶装置の全行を使用する事が必ずしも必要でない事
を認識すれば明らかであろう。成る場合には語線は２゛
つの部分に分割され、左手の部分が一語を記憶して一つ
の制御機能を与え、右手の部分が他の語を記憶して他の
制御機能を与える様に出来る。連想記憶装置は特に記憶
空間の効率的な使用を可能とし、ＶＬＳＩチップとして
具体化された時にケイ素の有効利用を可能とする様な型
の組織に適している。この様々記憶装置によって発生さ
れる型のビデオ・タイミング信号は以下末尾の表を参照
して、本発明の詳細な実施例は第６図を参照して説明さ
れる。しかしながら先づ第５図を参照して連想記憶装置
の基本を形成する連想セル１１の構造及び動作について
説明する。

連想記憶装置１０の各セル１１は基本的には６個の電界
効果トランジスタＤ１乃至Ｄ６から形成された積率の交
差結合ＲＡＭセルよシ成る。セルの記憶素子は正の電源
線１８及び接地線１９間の負荷装置Ｄ１及びＤ２を介し
て通常の如く接続された２つの交差結合装置Ｄ３及びＤ
４よシ成る。

この特定の応用において選択された約束では、装置Ｄ３
が導通して装置Ｄ４が非導通の時のセルによって２進１
が表わされＤ３が非導通でＤ４が導通の時のセルによっ
て２進０が表わされる。″セルは２つの装置Ｄ５及びＤ
６を介して読取シ／書込みアドレス紳１６に接続され、
装置Ｄ８及びＤ７を介して真及び補数ビット線１２に接
続されている。さらに他の装置Ｄ９Ｆｉ装置Ｄ７′Ｅ／
びＤ８の共通のドレインによって駆動され、感知線１４
を大地に接続するのを可能にしている。明らかに記憶装
置の同一行中のセル１１はすべて行方向に延びる共通の
電源線１８及び１９並びに読取り／書込みアドレス紳１
３によって結合される。同様に酢列体の同一列中のセル
は列方向に延びるビット線１２の対（真及び補数）によ
って結合される。

各感知線１４の一端は感知線１４及び感知可節線４０間
に接続された単一の電界効果装置Ｄ１０より成る通常の
プルアップ装置２０に接続されている。プルアップ装置
の後節は関連する行中のすべてのセルを結合している感
知線１４を感知可能信号が高電位にある時に高電位（５
ｖ）に保持する事である。感知可能信号が低い値にある
時には感知線は効果的に抑止される。各列のビット線１
２の各対は読取り動作を遂行するために必要とされ、又
必ずしも必要とされないが、書込み動作を行うのに使用
される通常の予備帯電回路２１に接続されている。予備
帯電回路は装置Ｄ１１及び１２より成シ予備帯電入力紳
２２上のパルスによって導通される時に関連するビット
線対を一時的に正の電源線２３に接続し、ビット線を帯
電する。

ビット線の予備帯電はさらに他の相互接続装置Ｄ１６を
与える事によって均等に帯電される。

〔書込み動作〕・ ビット線対に供給される差動入力データがセルのその後
の２進記憶状態を決定する。従って２進１をセルに書込
むためには、真のビット線が高電位に保持され、補数ビ
ット線が低電位に保持される。この差動入力信号が印加
されつつある時に（通常低電位に保持されている）読取
シ／書込み選択線１３が上昇されると、Ｄ３がオンに々
すＤ４がオフになってセルがセットされて２進１状態が
表わされる。この状態は読取シ／書込み選択線１３の電
位が通常の低レベルに降下した後でも保持され得る。２
進０を書込みを行うために、同一の手順が追　されるが
、今度は真のとフト線が低電位に保持され、補数ビット
線が高雷、圧に保持さカ。

て、装置Ｄ３が非導通及び装置Ｄ４が導通にされる。上
述の如く、不可欠な事ではないが、ビット線対は予備帯
電回路２１の働きによって碧込み前に予じめ帯電される
。

明らかに、完全な一語を西ｅ列体１ｏの選択された行中
に書込むために、語の個々の？逆値を１表１３す差動信
号のパターンが記憶装置のビット線対に並列に印加され
る。次にこの行に関連する読取り／書込み紳１３上１７
？電位を上昇する事によって所望の行が選択され、行中
のセルが入力データ語を表わす１及び０の所望のパター
ンにセットされる。

書込み動作中、感知可能紳は以下詳細に説明される如く
降下しておシ、書込み中の記憶′装置の語に関連する感
知線が機前Ｐ抑止され、誤読される様な偽の感知信号の
発生が防止され得る。

〔読取多動作〕

読取多動作を迅速にするために、すべてのセルに関連す
るビット線対は、すべての予備帯電回路２１に共海な入
力線２２上に予備帯電信号を印加する事によって、各ビ
ット線対に対して一個当て接続された予備帯電回路２１
によって予備帯電される。ビットｆｉｌ’ｉｌを予備帯
電する前に続き、行のセルの内容はこの行に関連する読
取り／書込み選択線１３上の電位をその低レベルから高
レベルに上昇する事によって簡単に質問される。これに
よって各セルの状態を表わす差動信号が質問された語に
関連するセルの各ビット線対１２上に現われる様になる
。従ってＤ３がオンでＤ４がオフで２値１を記憶してい
るセルの質問はビット線対上に差動電圧を生じ、即ち補
数ビット線上に低電位を及び真ビット線上に高電位を発
生して、これが２進１状態を表わすものとして認識され
る。同様にＤ３がオフでＤ４がオンである、２進りを記
憶されるセルを質関すると、ビット紳対上に差動電圧、
即ち補数ビット線上に低電位を生じ、これが２進０状態
として認識される。読取り動作中、感知可能信号が降下
し、読、取られつつある記憶装置の語に関連する感知線
が抑止されて、偽感知信号が発生されて誤望識されるの
が防止される。

〔探索動作〕

連想探索動作は誤取り／書込み選択線“１３が低電位に
保持される点を除き読取り動作とＴｈ（」’ｌｌ、てい
る。２進状態を表わす差動信号が入力データ語してセル
のピッ１ｍ対に印加さゎる。Ｉｏ？、知秤１４上の結果
の信号はセルの内容が入力データと一致するかしないか
を示す。例えばセルが２惟１を記憶していて（装ｆｔＤ
３が導通しＤ４が非導通状態にある）、適切な入力差分
信号をビット線対に印加する事（真純の電位が高く、補
数線の電位が低い）によって２准１が質問されたと仮定
する。感知線１４はプルアップ回線２ｏによって電源電
位に常時保持されている。装置Ｄ３は導通しているので
装置Ｄ７も同様に導通し装＃Ｄ８ｉｌ−１：導通してい
ない。これ等の条件の下にセルの質問は補数ビット線上
の電位（低レベル）を装置Ｄ９のゲート制御端子にゲー
トせしめ、装置Ｄ９をオフに転する。この結果感知線上
の電位は高いレベルにとどブリ、入力探索データとセル
の肥憶状卯の一致が示される。

逆にセルが２進値０を言ｚ憶していて（装＃Ｄ３及びＤ
７は共に非導通状態にあシ、Ｄ４及びＤ８が共に導通状
態にある）、２進１が質問されたものと仮定する。この
場合、装置Ｄ８が真ビット紳の高電位を装置Ｄ９のゲー
ト制御端子にゲートし、装置Ｄ９はオンにスイッチされ
て、感知線の電圧を電源の高レベルから大地レベルに引
下げる。この感知線の電位の降下は入力探索データとセ
ルの記憶状態の不一致を示す。

２値１を記憶するセル（装置Ｄ３及びＤ７が導通してい
てＤ４及びＤ８が導通していない）が２進０を表わす入
力データで質問された場合には、装置Ｄ７が補数ビット
線（高レベル）を装置Ｄ９のゲート制御端子如ゲートし
、Ｄ９をオンにスイッチし、感知線電圧を不一致を示す
低レベルにする。最後に２進０を記憶するセルが２進０
を表わす入力データで質問された場合には、感知線上の
電圧には一致を示して変化はない。

特定の語のための記憶装置の内容を探索するためには、
すべてのビット線対１２け入力データ語の個々のビット
値を表わす差動信号のパターンで付熱される。同一行中
のすべてのセルは（上述の如く、又以下詳細に訝明され
る如く感知線が２つの部分に分離されている響１合を除
き）同−感知線に接続されているので、もしすべてのデ
ータ入力が語中のセルの内容に等しければ感知線の電位
は唯高レベルに保持される。換言すれば入力上関連する
セル間に不一致があれば感知線の電圧は降下する。この
探索手順は全記憶装置を各入力データ語で質関し、すべ
ての一致は記憶装置１６゛中の一致した語に関連する感
知線が高電位に残される牛によって示される。

連想記憶装置１０を使用した制御装置のシステム組織に
ついて第６図を参照して説明する。記憶装置は書込み可
能でその情報内容が再プログラミング可能であるので、
本発明の重要な特徴は卸制御装置をして任意の表示構造
に動作可能にする点にある。種々の語の計数値は沓込み
可能回蕗４２の下にデータ書込み時間中にデータ書込み
レジスタ１５から種々の語が記憶装置にロードされる。

この詩語の行のアドレスが語アドレス・レジスタ１６に
よって同時に選択される。スクリーン走査中に計数器１
４は走行計数を連想記憶装置のための探索アーギュメン
トとして、回路４２の制御の下に力える。計数器４の走
行計数と記憶装置中の予定の語の間に一致条件が検出さ
れると関連する感知Ｐ１１４上に信号が発生され、ラッ
チ３５をセットもしくはリセットし、ラッチ出力線３６
上に制御信号を発生し、この制御信号が直接ＣＲＴ制御
回路に供給される。

上述の如く計数器４は実質上６つの計数器が一つになっ
たものであシ、低位部ＣＣが行中の文字の位置を計数し
、中位部ＬＣは文字中の走査線部ちスライスを計数し、
高位部ＲＣが全スクリーン上の文字行を計数している。

計数器はクロック入力線３を介して供給される文字クロ
ック・パルスＣＬの制御の下に表示システムの文字率で
インクレメントされる。低位文字計数器ＣＣは表示Ｉ置
の各行中の文字計数を累積し、連想記憶装置からの走査
行の終り信号によってリセットされる。紳ＣＬに印加さ
れるこの信号はイ氏位文字計数器ＣＣをリセットし、次
の段即ち紳即ちスライス訓数冊ＬＣを−だけインクレメ
ントする。文字行を形成するスライス紳の必要とされる
数がインクレメントされた時は、連想記憶装置から与え
られ、るスライスの終り信号が紳計数冊ＬＣをリセット
し、文字行計数器ＲＣを１だけインクレメントする。こ
の過程が繰返され、各走査行中の文字位置の数、文字行
中の走査線の数及び全走査フレーム中の行の数が決定さ
れる。必要な同期信号及び行の帰線消去信号も適切な時
間に同様にして発生される。

採用された計数手順の性質に従って、連想記憶装置１０
の内容の組織も同様に構成され、図では３つの垂直部に
分割されている。右手の部分は文字計数器ＣＣの内容と
比較される予定の値がロードされ、中央の部分は線即ち
スライス計数器ＬＣの内容と比較される計数値がロード
される。左手の部分は文字行計数器ＲＣの内容と比較さ
れる計数値がロードされる。従ってこの様な連想記憶装
置の組織によって、データ書込みレジスタ１５（２４ビ
ツト）はｊ順次３つの８ビツト・バイトがデータ・バス
１を介して一時に一つ当てロードするのが便利である。

７ビツトのアドレス・バス２５の３ビツトはデータ書込
みレジスタの３つのバイト区分のどれに８ビツト入カバ
ターンが書込まれるかを指定される。完全な語がデータ
書込みレジスタ１５中にロードされると、これは書込み
時間中に上述の如く記憶装置の選択された行へ書込まれ
る。

語読取り／書込み選択レジスタ１６は７ビツト・アドレ
ス・レジスタ２６よシ成る。このレジスタの１ビツト位
置は書込み動作が遂行される時にセットされる書込みビ
ットのために保存され、他の１ビツト位置が読取シ即ち
テスト動作が遂行される時にセットされる読取シビット
のために保存されている、アドレス線２５上の１ビツト
は遂行される動作に依存して、読取シもしくは書込みを
制御する２ビツトのうちどれがセットされるかを決定す
る。

残りの５ビツトはデータ・バス１を介して供給され解読
器２７によって解読され、記憶装置の速択された語線に
関連する単一の読増り／書込み選択線が選択される。記
憶装置中の語の内容の質問によって生ずるデータ読取り
レジスタ１７がらのデータ出力は同様にレジスタ１７中
に含まれる６バイトが順次にバス１に読出される順序を
指定するアドレス・バス２５を介して供給さカる３ビツ
ト・アドレスによってバイト毎に制御される３゜連想記
憶装置１０は走行文字計数と比較されるのに必要とされ
る語を含み、結果の事象一致は表示装置に対するビデオ
時間制御として使用さゎ、るので、事象一致が発生され
るビデオ信号がＣＲＴを制御するのに必要とされる時間
中には書込み動作が遂行されない事が大切である。表示
装置中に新らしい語を書込むのに選択された期間、即ち
書込み期間は代表的にはフレームの帰線消去期間中もし
くは制御装置が忙がしくない任意の時間中に発生される
賽込み可能信号の発生に直ちに続く肋間に制限記憶装置
における事象一致にょ多発生される仙の制御信号と同様
にして発生される書込み可能信号は書込み可能回路４２
の一部を形成するＡＮＤゲート２８への１人力として供
給される。

アドレス・レジスタ２６の書込みビットが仙の入力とし
て接続されている。ＡＮＤゲート２８からの出力はＤ型
ラッチ２９のデータ入力に供給されている。文字クロッ
クＣＬはラッチのクロック入力に接続され、レジスタ２
６の書込みビットがセットされ、書込み可能信号が高レ
ベルにおる時に、ＡＮＤゲート２８からゲートされる高
レベル出力はラッチ２９のＱ出力の高レベル信号として
Ｑ出力上の低レベル信号としてクロックされる。ラッチ
２９のＱ出力はレジスタ２６の書込みビットをリセット
し、ＡＮＤゲート２８を脱勢するのに使用され、３人力
ＡＮＤゲート３０の１人力として印加される。記憶装置
への書込みは読取シ動作中は禁止されているので、ＡＮ
Ｄゲート３０の入力Ｘが読取制御回路から供給されて、
読取ｐ動作が進行中に書込みが禁止される。ＡＮＤゲー
ト６０への第３の入力Ｙはビット線の予備帯電中に書込
みを禁止する。この入力Ｙは予備帯電入力ｍ２２上の信
号の反転である。従ってレジスタ２６の１４込みビット
がセットされ、書込み可能信号が高レベルに々リビット
線の予備帯電が完了する時に、書込み出力可能信号がＡ
ＮＤゲーグーｏ（＠込み可能回路４２０層後の段）から
データ機込みレジスタ１５へ供給され、その出力が１連
デ肥憶装置のビット線へ印加される。ＡＮＤゲート２８
が脱勢されているので、書込み可能出力は１文字クロッ
ク時間の間だけ上昇し、この間に連想記憶装置が例えば
カーソルの位置を更や１する。

この書込みモード中は、計数器の出力は記憶装置をアク
セスし得ないので、ラッチ２９からの互出力は、ＡＮＤ
ゲート３０へ印加されるのと同一のＸ及びＹ入力と共に
ＡＮＤゲート６１に印加される。ＡＮＤゲート３１から
の高レベル出力は計数器の出力可能信号を計数器４に供
給し、その出力をビット線に供給する。この時間多重動
作は計数器の接続を生じて制御装置が探索モードにある
走査期間の大部分の間記憶装置の内容を探索し、制御装
置が書込みモードにある時に１文字クロック時間だけデ
ータ書込みレジスタを接続する。

読取り回路も同様にして制御される。従ってアドレス・
レジスタ２６の読取シビットは読取り可能回路４３に含
まれるＡＮＤゲート３２へ１人力として接続される。Ａ
ＮＤゲート３２の第２の入力ｌ′ｉ書込み可能信号であ
る。ＡＮＤゲート３２の出力は表示システムの文数クロ
ックによってクロックされるＤ型ラッチ３６のデータ入
力に接続される。Ｑ出力は読取シビットをリセットし、
従ってＡＮＤゲート３２を脱勢するのに使用され、ＡＮ
Ｄゲート３４の入力として印加される。ＡＮＤゲート３
４への他の入力は入力線２２（第５図）に供給される予
備帯電信号の反転であるＹ入力である。

従ってレジスタ２６の読取シビットがセットされていて
、記憶装置からの書込み可能信号が高レベルにあシ、ビ
ット線の予備帯電が完了していると、Ａ、ＮＤゲグー３
４から読取シ可能出力信号がデータ読取りレジスタ１７
へ供給され、記憶装置の質問された語の内容をこの中に
ロードする。゛読取多動作が生じていないと、ラッチ３
３からの互出力は高くこれは書込み制御回路のＡＮＤゲ
ート６１へのＸ入力を供給するのに使用される。

この手順の唯一の例外は記憶装置中に語が含まれ、及び
この結果記憶装置からタイミング制御書込み可能な信号
が発生され得ない初期設定期間である。従ってこの期間
中はＡＮＤゲート２８及び３２への書込み可能入力は制
御用マイログロセッサによって、少なく共書込み可能信
号のタイミングを指定する語が記憶装置に書込まれる迄
高レベルに保持される。

第５図を参照して説明された感知可能な信号はＡＮＤゲ
ート３０からの書込可能出力及びＡＮＤゲート３４から
の読取シ可能出力の論理ＮＯＨによって発生される。出
力線４ｏ上の感知可能信号を発生する論理機能は第６図
の下方右隅に別個に示されている。ａ４０上のＮＯＲゲ
ート４１の出力はＡＮＤゲート３０もしくは３４からの
入力のどちらが高くても低レベルにある。

ＣＲＴ制御装置によって要求される代表的な制復信号を
発生するための成る語は表に示された如く連想記憶装置
に記憶されている。この例では制御語が記憶されるのに
３２行が利用可能である。

成る場合には、−語に全行が必要とされるが、多くの場
合には２語が一行中に記憶される。

例えばスクリーン中に文字ブロック・カーソルを位置付
けるだめの語１６について考える。左方の出力はＸカー
ソルで、その感知線１４上の出力は文字ブロック・カー
ソルによって強調表示される文字を含む文字行を示す。

この結果、Ｙ文字ブロック・カーソル信号はカーソルが
現われるべき行の走査中に、ビデオ制御線上に現われる
だけである。この出力信号は行を計数するだけの機能を
有し、スライス計数及び文字計数とは無関係である。こ
の結果、この語に対する感知線は記憶装置中の概念上の
待針数欄及びスライス計数器の境界上で切断される。同
様に行のどの文字位置が文字ブロック・カーフルによっ
てマスクされるかを指定するＸカーソルは文字計数値だ
けの関数であり、その感知線はスライス計数と文字計数
間の概念上の境界で分離される。この感知線の分離ば：
事象一致の追加の項目だけでなく不問状態を与えｙとれ
等の事象の論理的ＡＮＤは文字ブロックメカ−ツルによ
ってマークされるスクリーン上の文字位置を与える。

これに対し、記憶装置の行１７０文字下線カーソル語は
行、スライス及び文字情報を含み従って記憶装置の全行
を占める。動作について説明するに、この語の一致はＣ
ＲＴの走査電子ビームがマークさるべき光示文字の直下
の走査線上の文字位置に到達した時に生ずる。記憶装置
からのこの出力信号は直接ビームを輝かして通常の如く
文字に下線を４ｔどこすのに使用される。

十字線カーノルを構成するＸ及びＹ線の線範囲は夫々表
の行２６及び２７の右手の部分及び左手の部分中に記憶
された２つの語によって指定される。Ｙ線の長さは行及
びスライス情報に依存し、Ｘ線の長さは文字情報だけに
、依存するので、行２６及び２７のだめの感知線はスラ
イス／文字境界で切断される。動作に際し、行２６の左
方のＹＭＡｘカー：／ル語からの出力信号はランチ３５
（第６図）をセットする。ラッチ３５は行２７の左方の
Ｙ　ＭＩＮカーソルによってリセットされる。

同様に行２６の右方からのＸ　ＭＡＸカーソル出力がラ
ッチをセットし、行２７の右方からのＸＭＩＮカーソル
出力がこのラッチからの出力は１涙定さｎた走歪線上の
Ｘ十文字線の長・さを決定する。

表示装置の各々の個々の走査行上で調時された事象は連
想記憶装置の右手の部分のビット・パターンのみを必要
とし、ここから呼出されて計数器４の文字計数部からの
文字計数値と比較される。

従って右手の語１は水平再トレース・パルスの開始を定
め、一致は水平再トレース・ラッチをセットするのに使
用される。ラッチはその後再トレース・パルスの終了を
決める値である右手の語２の一致によってリセットされ
る。

記憶装置の行３及び４の右手の部分中に保持された他の
語は水平帰線消去信号のためのセット及びリセット時刻
信号を与える。表示の区分の走査行に沿う始点及び終点
もこの様にして定められ、Ｘ区分のセット及びリセット
条件を定める語を画定する語は夫々性９及び１ｏの右手
の部分に含１れる。垂直方向の走査の限界は同様に行９
及び１０の左手の部分のＹ区分セット及び１ノセット行
によって画定される。Ｘ区分語は文字計数ｃｃの内容と
比較されＹ区分語は待針数冊ＲＣ及びスライス計数器Ｌ
Ｃ値と比較される。行１及び２の右手部分に書込まれた
２語の行及スライス値がラッチをセット及びリセットし
て、例えばタイマの如き固定情報が表示される標識の行
の位置を決定するラッチをセット及びリセットする。夫
々書込み及び読取シ動作を制御するＡＮＤゲート２８及
び３２（第６図）の上記の可能入力として使用される書
込み可能信号は記憶装置の行１２中に記憶される。垂直
再トレース及び垂直帰線消去信号は行１８乃至２１中の
全記憶装置に記憶された語と行ＲＬ及びスライスＬＣ及
び文字計数器の永査行内容を比較する動作に誘導される
。

計数器４のためのリセット及びインクレメント信号も記
憶装置に保持さｎ、必要に応じて適切な信号を生ずる語
によって発生される。行１３の右手の部分は各走査行の
終りに使用される計数値（行当シの全文字＋１）を含み
、文字計数器ｃｃ’４リセット及びスライス計数器ＬＣ
をインクレメントする。同様に、行１４の右手の部分は
スライス計数器ＬＣをリセットし及び待針数冊ＲＣをイ
ンクレメントするのに使用さｎる計数値（全スライス／
文字値＋１）を含む。語１５はフィールド走査の終りを
リセットするのに使用される（全行／走査フィールド＋
１）を含む。

最後に、この制御装置のさらに有用な特徴は連想記憶装
置が例えばライトペンのスクリーン表面を記憶するため
の事象記憶装置として使用さ扛る点にある。この事を達
成するために、記憶装置の一行（行０）が保存され、ス
クリーン表面でライト・ペン位置が検出さＣた時に発生
さ扛るライト・ペン動作信号は記憶装置の行０の読取り
／書込み選択線１３に直接接続されたライト・ペン入力
線４４に印加される。ライト・ペン動作信号は読取り／
書込み選択線と同様な機能を果し計数器４中の現在のを
待針数値を記憶装置の行０に書込む。

このライト・ペン位置情報はその後読取り動作中に質問
され、処理のためにパス１を介してマイクロプロセッサ
に戻される。

本発明に従うＣＲＴ制御装置は通常の制御装置よりも著
しく優れた汎用装置である。この様な制御装置は理論的
にはその連想記憶装置の各行の両端をラッチのセットも
しくはリセット入力に接続し、バイパス導線を与える事
によって製造され得る。各感知線は全行を横切って一本
の線として与えられ得るが、文字／スライス及びヌライ
ス／行境界で溶融可能な接続部を有する様にも与えられ
得る。後者の場合感知線導体は特定の応用に対して必要
とされる構造を与える様に例えばレーザの作用によって
切断される。との様にして完全に柔軟性を有する設計が
与えられる。

この様にして本発明の制御装置はより通常の表示機能を
与える様に感知線が区分され、これに伴なった出力装置
を有する様にユーザの要望に清って個別化され得る。さ
らに必要に応じて追加の機能をプログラムする様に追加
の行が利用可能である。

【図面の簡単な説明】

第１図は従来の技法の表示制御装置に使用されている代
表的な比較回路の概略図である。第２図はＣＲＴスクリ
ーン上の文字の位置を決定するために文字計数器及び打
針数冊を使用した第１図の基本回路の応用を示した概略
図である。第３図は回路の半分の各々が事象一致に使用
され、ラッチをセット及びリセットするのに使用される
、第１図及び第２図の基本回路のさらに他の応用を示し
だ概略図である。第４図は本発明に従うＣＲＴ制御装置
の概略図である。第５図は第４図に示されたＣＲＴ制御
装置の一部を形成する連想記憶装置のだめの基本的構成
ブロックを形成するセルを示した図である。第６図は本
発明に従５ＣＲＴ制御装置の好ましい実施例を示した図
である。 １・・・・読取シ／書込みバス、３・・・・クロックＣ
Ｌ線、４・・・・計数器、１０・・・・連想記憶装置、
１１・・・・セル、１２・・・・ビット線対、１３・・
・読取シ／書込み選択線、１４・・・・感知線、１５・
・・・データ書込みレジスタ、１６・・・・語アドレス
・レジスタ、１７・・・・データ読取りレジスタ、４２
　・・書込み可能回路、４３・・・・読込み可能回路。 出願人　インターナン叶し・ビジネス・マシーンズ・コ
ーポレーション代理人　弁理士　山　本　仁　朗 （外１名９

Claims (1)

【特許請求の範囲】
1. 陰極線管のためのビデオ・タイミング制御信号の個々の
   タイミングが、陰極線管の走査制御クロックから誘導さ
   れる入力パルス列を受取り連続的にインクレメントされ
   る計数器の走行計数値を参照して決定される如き陰極線
   管制御装置であって、上記制御装置は書込み動作モード
   中に２進内容で予定の計数値を表わす語が書込まれる連
   想記憶装置及び探索動作モード中に探索アーギュメント
   として上記連想記憶装置に印加される２通信号の増加す
   る系列として上記走行計数値を含む計数器を含み、上記
   側々のタイミングが陰極線管の走査制御タイミング制御
   信号が現在の走行計数値を表わす２通信号と上記連想記
   憶装置に記憶された予定の計数値の２進内容との一致に
   応答して発生される上記連想記憶装置からの出力信号と
   して与えられる事を特徴とする陰極線管制御装置。