JPS60144967A - Lateral bipolar transistor and manufacture thereof - Google Patents
Lateral bipolar transistor and manufacture thereofInfo
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Classifications
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-
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
Description
【発明の詳細な説明】
技術分野
本発明はＳＯＩ基板を利用したラテラルバイポーラトラ
ンジスタに関し、特にその輸送効率を増大した半導体装
置の構造及びその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to a lateral bipolar transistor using an SOI substrate, and more particularly to a structure of a semiconductor device with increased transport efficiency and a method of manufacturing the same.
従来技術
本発明者等はＳＯＩ基板を半導体装置に使用することを
試みている。第１図にＳｏｌ基板１を使用したラテラル
バイポーラトランジスタを示す。図において、ベース６
の幅ｗｂはＳＯＩ基板を使用するためエミッタ２０幅Ｗ
ｅと同程度乃至数倍になる。BACKGROUND OF THE INVENTION The present inventors have attempted to use SOI substrates in semiconductor devices. FIG. 1 shows a lateral bipolar transistor using a Sol substrate 1. In the figure, base 6
The width wb is the emitter 20 width W because an SOI substrate is used.
It is approximately the same as or several times as large as e.
例示すると、例えばＷｂは１．０μ、エミツタ幅ｗｅは
［Ｌ５〜ｔＯμに形成される。なお、図において４はコ
レクタ、５はポリシリコンからなるベース電極。To illustrate, for example, Wb is formed to be 1.0μ, and the emitter width we is formed to be [L5 to tOμ. In the figure, 4 is a collector, and 5 is a base electrode made of polysilicon.
６はＳｔｏｗである。このようにＳＯＩ基板を使用した
ラテラルバイポーラトランジスタの輸送効率の値は、従
来のバルクに形成されたバイポーラトランジスタから予
想される輸送効率の値より、小さいという欠点がある。6 is Stow. As described above, the transport efficiency value of a lateral bipolar transistor using an SOI substrate has a drawback that it is smaller than the transport efficiency value expected from a conventional bipolar transistor formed in a bulk.
これは、ベース幅ｗｂがエミツタ幅ｗｅと同程度か数倍
の構造となる関係上、第１図に示す矢印のようにエミッ
タから注入された電子はコレクタに達する前に再結合中
心が多いベ−ス（１） 側面ノ５ｔ−ｓｔｏ、界面また
はベース電極側で再結合して消滅してしまう確率が高い
ことに原因する。This is because the base width wb is the same as or several times the emitter width we, so electrons injected from the emitter have many recombination centers before reaching the collector, as shown by the arrow in Figure 1. -S (1) This is due to the high probability of recombination and annihilation at the side surface, interface, or base electrode side.
発明の目的
本発明は上記のごと＜ ＳＯＩ基板を使用したバイポー
ララテラルトランジスタの輸送効率が小さいという問題
を解決することな目的としてなされたものである。OBJECTS OF THE INVENTION The present invention has been made to solve the above-mentioned problem of low transport efficiency of bipolar lateral transistors using SOI substrates.
発明の構成と作用
本発明は上記目的を達成するためにＳＯＩ基板を使用し
たラテラルバイポーラトランジスタの輸送効率の低下の
原因、すなわちベース側面にあたる８１−８１（ｈ界面
（下側面）及びベース電極側（上側面）でエミッタから
注入された電子がコレクタに達する前に散乱され再結合
して消滅してしまうことな解決するものであり、第２図
１ζ示すラテラルバイポーラトランジスタにおいて、ベ
ース内部の深さ方向ｘ−ｙの不純物濃度分布（理想的キ
ャリアの流れに対して垂直方向）を、第６図（Ａ）また
は（Ｂ）のようにベース電極ないしは５ｌｏｔ近傍のみ
高くするものである。これによって（Ａ′）のように電
子に対するバリアがベース電極ないしは５ｔＣｈ側に形
成されるため、エミッタからこのベースに注入された電
子は再結合中心の多い８１−５ｉｆｔ界面に到達する前
にベース中央に押戻され、同様にベース電極５に近い側
では実効的又は有効なベース領域からでていきコレクタ
に到達できないところりベース電極に流れるキャリアの
流れを減することになる。したがって、電子がコレクタ
に到達する前にキャリアが再結合する確率が大幅に低下
し、輸送効率が増大する。実際に第６図（Ａ）又は−（
Ｂ）のような不純物分布を作るのはイオン注入手段によ
る。なお、ベース側面の８１−５ｉｆｔ界面でのキャリ
アの再結合を防止するための手段として、キャリアをベ
ース中央に押戻すための電界な印加してやることが考え
られ、このために８１基板７をバイアス（キャリアが電
子の場合は負、キャリアがホールの場合は正）すること
も有効な手段であり、これを第６図（Ｂ）の８ｉ −Ｓ
ｉＯ！界面側に適用することは有効である。Structure and Function of the Invention In order to achieve the above object, the present invention solves the cause of the decrease in transport efficiency of a lateral bipolar transistor using an SOI substrate, namely the 81-81 (h interface (lower side) on the base side and the base electrode side ( This solves the problem of electrons injected from the emitter being scattered, recombined, and annihilated before reaching the collector. The x-y impurity concentration distribution (in the direction perpendicular to the ideal carrier flow) is made high only near the base electrode or 5lots as shown in FIG. 6(A) or (B). '), a barrier to electrons is formed on the base electrode or 5tCh side, so the electrons injected from the emitter to this base are pushed back to the center of the base before reaching the 81-5ift interface, where there are many recombination centers. Similarly, on the side closer to the base electrode 5, the flow of carriers flowing to the base electrode is reduced because they leave the effective or effective base area and cannot reach the collector.Therefore, before the electrons reach the collector, The probability of carrier recombination is greatly reduced, and the transport efficiency is increased.
The impurity distribution shown in B) is created by ion implantation means. In addition, as a means to prevent recombination of carriers at the 81-5ift interface on the side surface of the base, it is possible to apply an electric field to push the carriers back to the center of the base, and for this purpose, the 81 substrate 7 is biased ( It is also an effective means to make the carrier negative when the carrier is an electron, and positive when the carrier is a hole.
iO! It is effective to apply it to the interface side.
発明の実施例
第４図に本発明の１実施例を示す。図ＡはＳＯＩ基板１
１を示し、１８はｃＬ５μ〜ｔＯμのＰ型Ｓｔ単結晶層
、１６は５ｉ０２である。なお、この場合には１６の下
方は８１基体である。このＳＯ工基板１１は、ポリシリ
コンなレーザ、電子ビーム、ランプ等で溶融再結晶させ
たものでも良いし、Ｓ１基板中に酸素イオンを深くイオ
ン注入して、その后の熱処理でＳｌ内部に５ｔｙｘを形
成したものでも良いし、またはＳＯＳ基板を使う等全て
のＳＯＩ技術が使用できる。Embodiment of the Invention FIG. 4 shows an embodiment of the invention. Figure A shows SOI substrate 1
1, 18 is a P-type St single crystal layer with cL5μ to tOμ, and 16 is 5i02. Note that in this case, below the 16 is the 81 base. This SO substrate 11 may be made of polysilicon melted and recrystallized using a laser, an electron beam, a lamp, etc., or oxygen ions are deeply implanted into the S1 substrate, and then heat treatment is performed to form 5tyx inside the S1. Alternatively, any SOI technology can be used, such as using an SOS substrate.
さらに薄いＳＯ工の上にＳｌをエピタキシャル成長させ
たものでも良い。次に図Ｂのごと＜ ８１単結晶層１８
のトランジスタ領域となる領域１３以外な除去するか、
酸化する。図Ｂでは領域１９ Ｙ ＬＯＣＯ８技術等に
より酸化したものを示す。Ｓｔ単結晶１８はＰ型で例え
ば１０”／ｃｒ！にドープされており、これにホＯンＢ
’ｋ ２００ ＫｅＶ （ＲｐＪＦ５０００ Ａ ）
ＣＩ） ｊ−４ルキ。Furthermore, it is also possible to epitaxially grow Sl on a thin SO layer. Next, as shown in Figure B < 81 single crystal layer 18
Either remove the area other than the area 13 that will become the transistor area, or
Oxidize. In FIG. B, region 19 Y is oxidized by LOCO8 technique or the like. The St single crystal 18 is P-type and doped to, for example, 10''/cr!
'k 200 KeV (RpJF5000 A)
CI) j-4 ruki.
４ Ｘ １０”／ ｃｒ／Ｉのドーズ量の条件で注入す
ると５ｉ（ｈとの界面でピーク濃度１０１９／ｄ ？：
示すようになる。When implanted at a dose of 4 x 10"/cr/I, the peak concentration at the interface with 5i(h) is 1019/d?:
It comes to show.
その後８５０〜９００℃位の熱処理で活性化する。第５
図に注入のプロフィルを示すように、領域１６と８１（
ｈ １６の界面に注入のピークがくるか（第５図の＆）
、これよりやや大なるエネルギで注入のピークがＳｌｏ
ｗ １６中に生ずるように（第５図のｂ）する。次に図
Ｃにおいて、全面にポリシリコン層２０ヲ堆積し、さら
にその上に窒化シリコンＳ ｉ ｓ Ｎ４２１を被着す
る。その後回りに示すようにベース電極形成部分をホト
リソグラフィ等により形成する。Thereafter, it is activated by heat treatment at about 850 to 900°C. Fifth
Regions 16 and 81 (
Does the injection peak come at the interface of h16 (& in Figure 5)?
, the injection peak at energy slightly larger than this is Slo
w 16 (Figure 5b). Next, in FIG. C, a polysilicon layer 20 is deposited on the entire surface, and silicon nitride S i s N421 is further deposited thereon. As shown in the surrounding area, a base electrode forming portion is formed by photolithography or the like.
その後でＩｇＥのようにＣＶＤの８ｉ０！を全面に形成
する。ＣＶＤ５ｉＯｚ層２２は図Ｅのようにベース電極
部２１．２ジの側面にも形成される。その後ＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって８
１（ｈｌｔｌ ２２をエツチングする。とのＲＩＨの異
方性エツチングによって図Ｆのごとくベース電極部の側
面にＳｌｏｗ層の残渣部２２′を残して基板表面及びベ
ース電極部２１の上方の８１０．を除去することができ
る。その後エミツタ領域１２．コレクタ領域１４０層領
域を形成するためにＰ＆ヘペー電極部２１及びその側面
のＳｔｏｗ層２２層化２′クとしてイオン注入する。注
入は例えば１８０ ＫｅＶ （Ｒｐ ＝ ２３０ＯＡ
） 、 ５ Ｘ １０”／ ｃ４で行ない、その後８５
０ ℃〜９００ ’Ｃで熱処理する。After that, like IgE, CVD 8i0! is formed on the entire surface. The CVD5iOz layer 22 is also formed on the side surface of the base electrode portion 21.2, as shown in Figure E. Then RIE(R
8 by active Ion Etching)
1 (etch the hltl 22). By anisotropic RIH etching, a residue 22' of the Slow layer is left on the side surface of the base electrode part 810. on the substrate surface and above the base electrode part 21 as shown in FIG. After that, ions are implanted to form the emitter region 12, collector region 140 layer region, and the Stow layer 22 on the P&Hep electrode portion 21 and its side surfaces.The implantation is performed at, for example, 180 KeV (Rp = 230OA
), 5 x 10”/c4, then 85
Heat treatment at 0°C to 900'C.
その後回Ｇにおいて、ベース電極２ｏ上のＳＩＮ ＆選
択エツチングによって除去し、その後でボ四ンイオ７Ｂ
’ｌ注入す６゜例Ｌ ハ４０ ＫｅＶ （Ｒｐ ＝
１５０ＯＡ）。After that, in G, SIN on the base electrode 2o is removed by selective etching, and then the base electrode 7B is removed.
'l injection 6° example L 40 KeV (Rp =
150OA).
ｌＸ１０１５／−で注入する。このときエミッタ１２゜
コレクタ１％にもイオン注入されるがＮ型不純物の方が
多いので１２ 、１９の伝導型が反転されることかない
。電極のポリシリコンは４０００〜５０００ Ｎに形成
されているから、Ｐ型の不純物Ｂはポリシリコン層２０
の中間位置までしか入らない（図Ｇ）。Inject with lX1015/-. At this time, ions are implanted into the emitter 12° and the collector 1%, but since the N-type impurity is more abundant, the conductivity types of 12 and 19 are not reversed. Since the polysilicon of the electrode is formed to a thickness of 4000 to 5000N, the P-type impurity B is in the polysilicon layer 20.
It can only go into the middle position (Figure G).
ポリシリコン中の拡散係数は単結晶Ｓｉ中のそれより１
桁以上大きいから、その後の低温（例えば９００℃）で
の熱処理でポリシリコン中のボロンのみ拡散して、ＳＯ
Ｉ基板の表面、すなわちベース領域１３０表面に達する
（図Ｈ）。The diffusion coefficient in polysilicon is 1 higher than that in single crystal Si.
Since it is more than an order of magnitude larger, only the boron in the polysilicon is diffused during subsequent heat treatment at a low temperature (for example, 900°C), and SO
The surface of the I substrate, ie the surface of the base region 130, is reached (Figure H).
第６図に、この実施例によって得られる素子の垂直方向
の不純物濃度のプロフィルを示す。図示のごとく注入・
拡散後（図Ｈ）での不純物分布は単結晶とポリシリコン
の拡散係数の違いによって、ポリシリコン中では速かに
単結晶表面に達するが、その後単結晶における拡散はご
く遅くなるから、ベース（単結晶）とベース電極（ポリ
シリコン）近傍で急峻な分布となっている。図Ｇ乃至図
Ｈにおけるベース電極２０に注入された不純物の拡散は
、このようにちょうどポリシリコンから単結晶表面に到
達する程度とするのが良い。他方、Ｓｔ −Ｓｉｎｇ界
面は製造方法によっては、再結合中心を少なく形成でき
るから、その場合は、図ＢのＢイオンの注入を省略し、
ベース電極２０側のイオン注入のみでも良い（第３図（
Ｂ）の分布となる）。FIG. 6 shows the vertical impurity concentration profile of the device obtained by this example. Inject as shown.
The impurity distribution after diffusion (Fig. The distribution is steep near the base electrode (single crystal) and the base electrode (polysilicon). The diffusion of the impurity implanted into the base electrode 20 in FIGS. G to H should be such that it just reaches the surface of the single crystal from the polysilicon as described above. On the other hand, depending on the manufacturing method, the St-Sing interface can have fewer recombination centers, so in that case, the implantation of B ions in Figure B can be omitted.
It is also possible to implant only ions on the base electrode 20 side (see Fig. 3).
B).
発明の効果
本発明によれば、ＳＯＩ基板を使用したバイポーララテ
ラルトランジスタの輸送効率が小さくなる原因を前記の
ごとく除去できるので、良好な特性１ｋｓＯＩ基板を使
用したバイポーララテラルトランジスタにおいて得るこ
とができる。Effects of the Invention According to the present invention, the cause of the decrease in the transport efficiency of a bipolar lateral transistor using an SOI substrate can be removed as described above, so that a bipolar lateral transistor using an OI substrate with good characteristics of 1 ks can be obtained.
第１図はＳＯＩ基板を用いたバイポーララテラルトラン
ジスタにおけるキャリアの界面再結合の説明図、第２図
は本発明のＳＯＩ基板を用いたバイポーララテラルトラ
ンジスタの断面図、第６図（Ａ）。
（Ａ′＞、（Ｂ）はそれぞれ第２図Ｘ−Ｙ方向の不純物
濃度分布の一実施例、電子に対するバリアの説明図、及
び他の実施例の不純物濃度分布の説明図、第４図Ａ−Ｈ
は本発明のＳＯＩ基板な用いたバイポーララテラルトラ
ンジスタの製法を示す工程図、第５図は第４図Ｂの工程
におけるイオン注入の説明図、第６図は本発明によって
得られた素子のキャリアの流れに対して垂直方向の不純
物濃度のプロフィル。
（主な符号）
１．１１・・・ＳＯＩ基板、２，１２・・・エミッタ、
６，１３・・・ベース、４．１４・・・コレクタ、５．
２０・・・ベース電極（ポリシリコン層）、２２・・・
ＣＶＤ酸化膜、特許出願人 富士通株式会社
代理人 弁理士゛玉蟲久五部
（外１名）
第 １ 図
端２図
第３図
第４図
Φ エ
手続補正書（７代り
ｔ事件の表示
昭和５８年特許願第２４８２４２号
Ｚ発明の名称
ラテラルバイポーラトランジスタ及びその製造方法６、
補正をする者
事件との関係 特許出願人
住 所 神奈川県用崎市中原区上小田中１０１５番地名
称 （５２２）富士通株式会社
代表者 山 本 卓 眞
４、代理人
発送日 昭和５９年６月２７日
６、補正により増加する発明の数 なＬ／−（１）明細
書の第１０頁１４行目〜１７行目の［第３図・・・分布
の説明図、」を削除し、「第３図（４）、（Ａ、句はそ
れぞれ第２図Ｘ−Ｙ方向の不純物濃度分布の一例な示す
図、他の実施例の不純物濃度分布の説明図、及び電子に
対するバリアの説明図、」と訂正する。
（２）明細書の第５頁１４行目のｒ （Ａ’） Ｊをｒ
（（’）Ｊと訂正する。
（６）第３図を別紙図面のごとく訂正する。FIG. 1 is an explanatory diagram of interfacial recombination of carriers in a bipolar lateral transistor using an SOI substrate, FIG. 2 is a cross-sectional view of a bipolar lateral transistor using an SOI substrate of the present invention, and FIG. 6 (A). (A'>, (B) are respectively an example of the impurity concentration distribution in the X-Y direction in Figure 2, an explanatory diagram of a barrier against electrons, and an explanatory diagram of the impurity concentration distribution of another example, and Figure 4A -H
5 is a process diagram showing a method for manufacturing a bipolar lateral transistor using the SOI substrate of the present invention, FIG. 5 is an explanatory diagram of ion implantation in the step of FIG. 4B, and FIG. Impurity concentration profile perpendicular to the flow. (Main symbols) 1.11... SOI substrate, 2,12... Emitter,
6, 13...Base, 4.14...Collector, 5.
20... Base electrode (polysilicon layer), 22...
CVD oxide film, patent applicant Fujitsu Ltd. agent Patent attorney Gobe Tamamushi (one other person) 1 Figure end 2 Figure 3 Figure 4 Patent Application No. 248242 Z Title of Invention Lateral Bipolar Transistor and Method of Manufacturing the Same 6
Relationship with the case of the person making the amendment Patent applicant address: 1015 Kamiodanaka, Nakahara-ku, Yozaki-shi, Kanagawa Prefecture Name (522) Fujitsu Limited Representative: Takashi Yamamoto 4, agent dispatch date: June 27, 1980 6. Number of inventions increased by amendment L/- (1) Delete [Figure 3...Explanatory diagram of distribution,] from lines 14 to 17 on page 10 of the specification, and Figure (4), (A) is a diagram showing an example of the impurity concentration distribution in the X-Y direction in Figure 2, an explanatory diagram of the impurity concentration distribution of another example, and an explanatory diagram of the barrier against electrons, respectively. Correct. (2) r (A') J on page 5, line 14 of the specification.
((') Correct as J. (6) Correct Figure 3 to make it look like an attached drawing.
Claims (3)
ンジスタにおいて、ベース領域のベース電極近傍または
ベース電極近傍及び該絶縁基板近傍の不純物濃度を該ベ
ース領域内部の不純物濃度より高く形成したことを特徴
とするラテラルバイポーラトランジスタ。(1) A lateral bipolar transistor formed on an insulating substrate, characterized in that the impurity concentration in the base region near the base electrode or in the vicinity of the base electrode and near the insulating substrate is higher than the impurity concentration inside the base region. Lateral bipolar transistor.
し、次に、全面にポリシリコン層を堆積しさらにその上
に窒化膜を形成した後にパターニングしてベース電極部
を形成し、次に、全面を絶縁膜で覆い、異方性エツチン
グで該絶縁膜をエツチングして前記ベース電極部の側面
にエツチング残液部を残して該絶縁膜を除去し、次に、
前記ベース電極部及びその側面の前記エツチング残渣部
をマスクとして他の導電型の不純物を該単結晶半導体領
域番；導入し、前記単結晶半導体領域にエミッタ領域及
びコレクタ領域を形成するととも（＝前記マスク下をベ
ース領域とし、次に前記ベース電極部上方の前記窒化膜
を除去し、前記ベース電極部のポリシリコン層に１導電
型の不純物を導入し、次璽二、前記ポリシリコン層に注
入されている１導電型の不純物を拡散せしめて該ポリシ
リコン層と前記ベース領域との界面Ｃ二到達せしめるこ
とを特徴とするラテラルバイポーラトランジスタの製造
方法。(2) Form a single-crystalline semiconductor region on an insulating substrate, then deposit a polysilicon layer over the entire surface, form a nitride film on top of it, and then pattern it to form a base electrode part. Next, the entire surface is covered with an insulating film, and the insulating film is etched by anisotropic etching to leave an etching residue on the side surface of the base electrode part, and the insulating film is removed.
Impurities of another conductivity type are introduced into the single crystal semiconductor region using the base electrode portion and the etching residue portion on the side surface thereof as a mask, and an emitter region and a collector region are formed in the single crystal semiconductor region. Using the area under the mask as a base region, the nitride film above the base electrode portion is removed, and impurities of conductivity type 1 are introduced into the polysilicon layer of the base electrode portion, and then implanted into the polysilicon layer. 1. A method for manufacturing a lateral bipolar transistor, characterized in that impurities of one conductivity type are diffused to reach an interface C2 between the polysilicon layer and the base region.
成し、該トランジスタを形成する領域上より１導電型の
不純物をイオン注入によりドープして絶縁基板上の半導
体絶縁体界面近傍に高濃度にドープし、次に、全面にポ
リシリコン層を堆積しさらＣ二その上に窒化膜を形成し
た後パターニングしてベース電極部を形成し、 次に、全面を絶縁膜で覆い、異方性エツチングで該絶縁
膜をエツチングして前記ベース電極部の側面にエツチン
グ残渣部を残して該絶縁膜を除去し、次に、前記ベース
電極部及びその側面の前記工ツチング残渣部をマスクと
して池の導電型の不純物を該単結晶半導体領域に導入し
、前記単結晶半導体領域（＝エミッタ領域及びコレクタ
領域ヲ形、明するとともに前記マスク下をベース領域と
し、次に、前記ベース電極部上方の前記窒化−膜を除去
し、前記ベース電極部のポリシリコン層に１導電型の不
純物を導入し、 次に、前記ポリシリコン層Ｃ二注入されている１導電型
の不純物を拡散せしめて該ポリシリコン層と前記ベース
領域との界面に到達せしめることを特徴とするラテラル
バイポーラトランジスタの製造方法。(3) On an insulating substrate (a single crystal semiconductor region of 21 conductivity type is formed, and an impurity of 1 conductivity type is doped by ion implantation from above the region where the transistor is to be formed, near the semiconductor-insulator interface on the insulating substrate). A polysilicon layer is doped to a high concentration, then a polysilicon layer is deposited on the entire surface, and a nitride film is formed on top of the polysilicon layer, which is then patterned to form a base electrode.Then, the entire surface is covered with an insulating film, and Etching the insulating film by directional etching and removing the insulating film while leaving an etching residue on the side surface of the base electrode section, and then using the etching residue section on the base electrode section and its side surface as a mask. Impurities of the same conductivity type are introduced into the single crystal semiconductor region. 1 conductivity type impurity is introduced into the polysilicon layer of the base electrode portion, and then the 1 conductivity type impurity implanted in the polysilicon layer C2 is diffused. A method of manufacturing a lateral bipolar transistor, characterized in that the method of manufacturing a lateral bipolar transistor is made to reach an interface between a polysilicon layer and the base region.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24824283A JPS60144967A (en) | 1983-12-30 | 1983-12-30 | Lateral bipolar transistor and manufacture thereof |
| EP84110211A EP0137992A3 (en) | 1983-09-29 | 1984-08-28 | Lateral bipolar transistor formed in a silicon on insulator (soi) substrate |
| KR1019840005403A KR890003474B1 (en) | 1983-09-29 | 1984-09-03 | Lateral bipolar tr forming on soi plate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24824283A JPS60144967A (en) | 1983-12-30 | 1983-12-30 | Lateral bipolar transistor and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144967A true JPS60144967A (en) | 1985-07-31 |
| JPH0462172B2 JPH0462172B2 (en) | 1992-10-05 |
Family
ID=17175268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24824283A Granted JPS60144967A (en) | 1983-09-29 | 1983-12-30 | Lateral bipolar transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144967A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62205660A (en) * | 1986-02-26 | 1987-09-10 | ハリス コーポレイション | Cross bipolar transistor |
| JPH01215058A (en) * | 1988-02-24 | 1989-08-29 | Hitachi Ltd | Semiconductor device and manufacture thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368174A (en) * | 1976-11-30 | 1978-06-17 | Nippon Telegr & Teleph Corp <Ntt> | Lateral transistor |
| JPS57104254A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Lateral-transistor |
| JPS58170062A (en) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | Semiconductor device |
-
1983
- 1983-12-30 JP JP24824283A patent/JPS60144967A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368174A (en) * | 1976-11-30 | 1978-06-17 | Nippon Telegr & Teleph Corp <Ntt> | Lateral transistor |
| JPS57104254A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Lateral-transistor |
| JPS58170062A (en) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62205660A (en) * | 1986-02-26 | 1987-09-10 | ハリス コーポレイション | Cross bipolar transistor |
| JPH01215058A (en) * | 1988-02-24 | 1989-08-29 | Hitachi Ltd | Semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462172B2 (en) | 1992-10-05 |
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