JPS60144873A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS60144873A JPS60144873A JP7384A JP7384A JPS60144873A JP S60144873 A JPS60144873 A JP S60144873A JP 7384 A JP7384 A JP 7384A JP 7384 A JP7384 A JP 7384A JP S60144873 A JPS60144873 A JP S60144873A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Computing Systems (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は計詐掘システムにおいて効率の良いベクトル演
算を可能どするメモリ装置に関する。
算を可能どするメモリ装置に関する。
スーパーコンピュータと称される高速５１ｎ機では、ベ
クトル演算を高速に、且つ効率良く処理する為に種々の
工夫がなされている。上記ベタ１〜ルなる要素の配列デ
ータＣをめるものである。このベクトル演算は上記各ベ
クトルの各要素毎に同１−の計算を施すことによって実
行され、例えば■ 指数部の比較 ■ 仮数部の桁合せ ■ 仮数部の加算処理 ■ 四捨五入処理 ■ 正規化処理 等にその演算を分解し、前記各要素毎に順次パイプライ
ン的に行われる。第１図はその一例を示づもので、パイ
プライン段数が５段の演算を６回に亙って実行する様子
を示している。この演算方式はパイプライン方式と称さ
れ、上記パイプライン段数をｍ、このパイプライン演算
の各段における演算時間（パイプラインピッチ）をτ、
データ数をｎどしたどき、その演算に要する時間ＴはＴ
＝ｍτ十（ｎ−１）τ ＝（１η−１）τ＋ｎτ どなる。この式から明らかなＪ：うに、データ数ｎが多
いときには、そのベクトル演算を略（＋１τ）の時間で
実行できる。また前記パイプライン段数上を図ることが
可能どなる。
クトル演算を高速に、且つ効率良く処理する為に種々の
工夫がなされている。上記ベタ１〜ルなる要素の配列デ
ータＣをめるものである。このベクトル演算は上記各ベ
クトルの各要素毎に同１−の計算を施すことによって実
行され、例えば■ 指数部の比較 ■ 仮数部の桁合せ ■ 仮数部の加算処理 ■ 四捨五入処理 ■ 正規化処理 等にその演算を分解し、前記各要素毎に順次パイプライ
ン的に行われる。第１図はその一例を示づもので、パイ
プライン段数が５段の演算を６回に亙って実行する様子
を示している。この演算方式はパイプライン方式と称さ
れ、上記パイプライン段数をｍ、このパイプライン演算
の各段における演算時間（パイプラインピッチ）をτ、
データ数をｎどしたどき、その演算に要する時間ＴはＴ
＝ｍτ十（ｎ−１）τ ＝（１η−１）τ＋ｎτ どなる。この式から明らかなＪ：うに、データ数ｎが多
いときには、そのベクトル演算を略（＋１τ）の時間で
実行できる。また前記パイプライン段数上を図ることが
可能どなる。
ところで、この種のパイプライン方式によってベクトル
演算を効率良く実行するには、その演算に供されるデー
タ（配列データの各要素）を前記パイプラインピッチτ
毎に次々と与えることが必要である。然し乍ら、回路網
解析、電力潮流計篩等で用いられるベクトルは所謂スパ
ースベクトル（疎ベクトル）であり、そのベクトル要素
の殆んどが零（０）であると云う性質を有している。即
ち、スパースベクトルの非零要素は、例えば第２図に示
すように高々数パーセントである。この為、これらのデ
ータを順に読出してパイプライン演算に供したとしても
、実質的にその演算効率の向上を望むことができなかっ
Ｉ；。またこのようなスパースベクトルＳＡ、ＳＢをそ
のままメモリに格納して演算に供するには、余りにも多
くのメモリ容量を必要どし、問題があった。
演算を効率良く実行するには、その演算に供されるデー
タ（配列データの各要素）を前記パイプラインピッチτ
毎に次々と与えることが必要である。然し乍ら、回路網
解析、電力潮流計篩等で用いられるベクトルは所謂スパ
ースベクトル（疎ベクトル）であり、そのベクトル要素
の殆んどが零（０）であると云う性質を有している。即
ち、スパースベクトルの非零要素は、例えば第２図に示
すように高々数パーセントである。この為、これらのデ
ータを順に読出してパイプライン演算に供したとしても
、実質的にその演算効率の向上を望むことができなかっ
Ｉ；。またこのようなスパースベクトルＳＡ、ＳＢをそ
のままメモリに格納して演算に供するには、余りにも多
くのメモリ容量を必要どし、問題があった。
そこで従来、第２図に示すスパースベクトルＳＡ、ＳＳ
の非零要素のデータ位置に着目し、そのデータ位置をイ
ンデックスデータＩＡ、ＩＢとして表わし、例えば第３
図に示すように非零要素のとにより密ベクトルの形式で
表現してベクトル演゛コに用いることが考えられている
。尚、第３図にベクトル演算処理の流れを示す図である
。この処理の流れについて簡単に説明すると、上記密ベ
クトルの要素を順に指定する２つのパラメータＩ。
の非零要素のデータ位置に着目し、そのデータ位置をイ
ンデックスデータＩＡ、ＩＢとして表わし、例えば第３
図に示すように非零要素のとにより密ベクトルの形式で
表現してベクトル演゛コに用いることが考えられている
。尚、第３図にベクトル演算処理の流れを示す図である
。この処理の流れについて簡単に説明すると、上記密ベ
クトルの要素を順に指定する２つのパラメータＩ。
Ｊを用い、これらのパラメータＩ、Ｊに従って前記イン
デックスデータＩＡ（１）、ＩＢＬＪ）をデータＸ、Ｙ
どして読出づ。そしてこれらの７−タＸ、Ｙが等しいど
き、これらのデータＸ、Ｙを１０た上記パラメータＩ、
Ｊの値から前記ベクトルＳＡ、ＳＢ中のアータ位置く番
地）をめ、その番地ＬＡ、ＬＢに格納されたデータＳＡ
Ｎ、ＳＢＮを読出してパイプライン演算部に与え、その
演算を行わせる。しかるのち、前記パラメータＩ。
デックスデータＩＡ（１）、ＩＢＬＪ）をデータＸ、Ｙ
どして読出づ。そしてこれらの７−タＸ、Ｙが等しいど
き、これらのデータＸ、Ｙを１０た上記パラメータＩ、
Ｊの値から前記ベクトルＳＡ、ＳＢ中のアータ位置く番
地）をめ、その番地ＬＡ、ＬＢに格納されたデータＳＡ
Ｎ、ＳＢＮを読出してパイプライン演算部に与え、その
演算を行わせる。しかるのち、前記パラメータＩ。
Ｊをそれぞれインクリメントシて、次にデータＸ。
Ｙが等しくなるときのデータ抽出処理に移る。また前記
比較においてデータＸ、Ｙが異なる場合には、その大小
関係に応じて上記データＸまたはデブライン演算部に与
えることにより、そのペクト（し演算の高速化が図られ
る。尚、このようにして・姐”理を実行する場合には、
前記インデックスデータが所謂昇べきの順に並んていな
Ｃプればならないことは云うま−Ｃもない。
比較においてデータＸ、Ｙが異なる場合には、その大小
関係に応じて上記データＸまたはデブライン演算部に与
えることにより、そのペクト（し演算の高速化が図られ
る。尚、このようにして・姐”理を実行する場合には、
前記インデックスデータが所謂昇べきの順に並んていな
Ｃプればならないことは云うま−Ｃもない。
然し乍ら、このような処理を実行づる場合、一方のベク
トルの１つのインデックスに対して他方のベクトルの殆
んどのインデックスとの比較照合を行うことが必要とな
る。鴇に、前記各密ベクトルのインデックスがそれぞれ
屏べきの順序て並んていない場合には、一方のヘタ１ヘ
ルの１つのインデックス毎に他方のベクＩ〜ルの全ての
インデックスに対してそれぞれ比較照合を行う必要が生
じ、その処理効率が非常に悪い。しかもそのインデック
スの比較処理に多くの時間が費やされることになるので
、前記パイプラインピッチτに同期してベクトル演算に
供するデータを順に抽出することがｔｆｆシいと云う問
題があった。
トルの１つのインデックスに対して他方のベクトルの殆
んどのインデックスとの比較照合を行うことが必要とな
る。鴇に、前記各密ベクトルのインデックスがそれぞれ
屏べきの順序て並んていない場合には、一方のヘタ１ヘ
ルの１つのインデックス毎に他方のベクＩ〜ルの全ての
インデックスに対してそれぞれ比較照合を行う必要が生
じ、その処理効率が非常に悪い。しかもそのインデック
スの比較処理に多くの時間が費やされることになるので
、前記パイプラインピッチτに同期してベクトル演算に
供するデータを順に抽出することがｔｆｆシいと云う問
題があった。
そこで本発明者等は、第３図に示を畜ペク１ヘル′ｌ
ベタ１−ル演ｒγを１１う処理載置の要部概略構成図て
ｃｌうり、１はｌ＼り（・ルデータＳＡＮ、ＳＢＮを格
納しＩζデータメモリ、２は上記ヘタ１ヘルＳ△、ＳＢ
ｉこ対り−るｒン〜ｊツクスデータＩＡ、ｌＢ’２帽ｌ
内したインテックスメモリ、３は上記ペク１〜ルＳ Ａ
ｌｒｌら疎ベクｉ〜ルを作成する作業メモリである。
ベタ１−ル演ｒγを１１う処理載置の要部概略構成図て
ｃｌうり、１はｌ＼り（・ルデータＳＡＮ、ＳＢＮを格
納しＩζデータメモリ、２は上記ヘタ１ヘルＳ△、ＳＢ
ｉこ対り−るｒン〜ｊツクスデータＩＡ、ｌＢ’２帽ｌ
内したインテックスメモリ、３は上記ペク１〜ルＳ Ａ
ｌｒｌら疎ベクｉ〜ルを作成する作業メモリである。
４（Ｊ。
ベクトルＳ△のデータＳＡＮ、Ｉ△を前記メモリ１．２
から順に読出す為のカウンタであり、レジスタ５．６に
は上記メモリ１，２におけるペタ１−ルＳ△の格納番地
が初期設定されている。しかして前記カウンタ４−Ｕ示
されるデータと前記レジスタ５，６に初期設定されたデ
ータとが加算器７゜８によってそれぞれ加算され、これ
らのデータにより前記メモリ１，２がアクセスされて前
記データＳＡＮ、ＩＡが順に続出される。このとぎ、イ
ンデックスデータｒＡは加算器９にて、レジスタ１０に
初期設定された疎ベクトルの作業メモリ３における格納
開始番地データＷＡと加算され、その加算データが前記
作業メモリ“３の番地指定データどして与えられ、該番
地に前記データメモリ１かる。この処理が前記ベクｌ〜
ルＳＡの全ての要素に対して（１われ、この結果前記作
業メモリ３には第：２図に示す形式に変換されたベクト
ルが得られる１１，１ ′ことになる。
から順に読出す為のカウンタであり、レジスタ５．６に
は上記メモリ１，２におけるペタ１−ルＳ△の格納番地
が初期設定されている。しかして前記カウンタ４−Ｕ示
されるデータと前記レジスタ５，６に初期設定されたデ
ータとが加算器７゜８によってそれぞれ加算され、これ
らのデータにより前記メモリ１，２がアクセスされて前
記データＳＡＮ、ＩＡが順に続出される。このとぎ、イ
ンデックスデータｒＡは加算器９にて、レジスタ１０に
初期設定された疎ベクトルの作業メモリ３における格納
開始番地データＷＡと加算され、その加算データが前記
作業メモリ“３の番地指定データどして与えられ、該番
地に前記データメモリ１かる。この処理が前記ベクｌ〜
ルＳＡの全ての要素に対して（１われ、この結果前記作
業メモリ３には第：２図に示す形式に変換されたベクト
ルが得られる１１，１ ′ことになる。
しかして次に前記データメモリ１およびインデックスメ
モリ２からベクトルＳＢの要素がそれぞれ順に読出され
る。そして上記インデックスメモリ２から読出されたイ
ンデックスデータＩＢに前記レジスタ１０に設定された
データが加算され、そのデータによって前記作業メモリ
３がアクセスされる。この結果、作業メモリ３からは、
ベクトルＳＢのインデックスデータＩＢに等しいインデ
ックスに存在−りるデータが前記ベクトルＳＳの各デー
タＳＢＮと共に読出されることになる。これによってパ
イプライン演惇部１１１こは、ベタ１−ル演算に供され
るデータＳＡＮ、ＳＢＮが順にＭａして与えられること
になる。尚、この場合、作業メモリ３から読出されるデ
ータがベクトルＳＡの非零要素以外の乙のを含む場合か
あり、その” ｏ ”データがベクトル演算にとって無
駄な処理となるこ、て遥かにベタ１−ル演算の処理効率
が良くなる。
モリ２からベクトルＳＢの要素がそれぞれ順に読出され
る。そして上記インデックスメモリ２から読出されたイ
ンデックスデータＩＢに前記レジスタ１０に設定された
データが加算され、そのデータによって前記作業メモリ
３がアクセスされる。この結果、作業メモリ３からは、
ベクトルＳＢのインデックスデータＩＢに等しいインデ
ックスに存在−りるデータが前記ベクトルＳＳの各デー
タＳＢＮと共に読出されることになる。これによってパ
イプライン演惇部１１１こは、ベタ１−ル演算に供され
るデータＳＡＮ、ＳＢＮが順にＭａして与えられること
になる。尚、この場合、作業メモリ３から読出されるデ
ータがベクトルＳＡの非零要素以外の乙のを含む場合か
あり、その” ｏ ”データがベクトル演算にとって無
駄な処理となるこ、て遥かにベタ１−ル演算の処理効率
が良くなる。
；゛ところで、このようにしてベクトルに対する処理を
行う場合、処理対象とするベタ１〜ルが変わ４口 ′都度、前記作業メモリ３の全てを零（０）に初Ｗ１１
′設！対したり、或いは先にデータＳＡＮが格納された
アドレスであって、現データ処理において新たなデータ
ＳＡＮによってデータ更新されなかったアドレスについ
てはこれを’！（０）にリセットする必要がある。仮に
このリセット処理が行われないと、前記データＳＢＮの
読出し詩に、そのインデックステータＩＢに該当した先
のべりｊ〜ルＳＡのデータＳＡＮが作業メモリ３から読
出されることになり、ベクトル演算に悪影響を及ぼす。
行う場合、処理対象とするベタ１〜ルが変わ４口 ′都度、前記作業メモリ３の全てを零（０）に初Ｗ１１
′設！対したり、或いは先にデータＳＡＮが格納された
アドレスであって、現データ処理において新たなデータ
ＳＡＮによってデータ更新されなかったアドレスについ
てはこれを’！（０）にリセットする必要がある。仮に
このリセット処理が行われないと、前記データＳＢＮの
読出し詩に、そのインデックステータＩＢに該当した先
のべりｊ〜ルＳＡのデータＳＡＮが作業メモリ３から読
出されることになり、ベクトル演算に悪影響を及ぼす。
従って上記リセット処理を省略することができない。
ところが、前述したように作業メ上り３はベクトルＳＡ
をスパースベクトルの形式に変換して格納するものでお
るから、そのアドレス数が非常に多い。この為、これら
の全てのアドレスのデータをそれぞれリセットするには
、そのリセット処理に多大な時間を必要とすると云う問
題があった。ま奇ゾ ５′ ｌ ・“・１゛・ 、【 ハ、 に！設け、一方のメモリを用いて前述したベクトルのよ
うに装置を構成すると前記作業メモリ３として大容量の
メモリが必要となり、そのハードウェアが大規模化する
と云う問題が生じた。
をスパースベクトルの形式に変換して格納するものでお
るから、そのアドレス数が非常に多い。この為、これら
の全てのアドレスのデータをそれぞれリセットするには
、そのリセット処理に多大な時間を必要とすると云う問
題があった。ま奇ゾ ５′ ｌ ・“・１゛・ 、【 ハ、 に！設け、一方のメモリを用いて前述したベクトルのよ
うに装置を構成すると前記作業メモリ３として大容量の
メモリが必要となり、そのハードウェアが大規模化する
と云う問題が生じた。
（発明の目的）
本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、パイプライン処理によるベタ１
−ル演算に供されるスパースベクトルの要素を簡易に、
且つ効率良く連続的に抽出することのできる実用性の高
いメモリａｍを提供することにある。
の目的とするところは、パイプライン処理によるベタ１
−ル演算に供されるスパースベクトルの要素を簡易に、
且つ効率良く連続的に抽出することのできる実用性の高
いメモリａｍを提供することにある。
本発明は、演韓処理に供せられるデータを格納するメモ
リに上記データと共にそのデータの種類を示すタグ情報
を一体的に登録し、このメモリから上記データとタグ情
報を読みだしたとき、そのタグ情報と読出し指定された
タグ情報とを比較し１、−書？にしたものである。
リに上記データと共にそのデータの種類を示すタグ情報
を一体的に登録し、このメモリから上記データとタグ情
報を読みだしたとき、そのタグ情報と読出し指定された
タグ情報とを比較し１、−書？にしたものである。
・パト一体的にはバクトルデー１に異ｔｔ Ｚｐ ９
’） １ｆｉ、報１．を設定してそのタグ情報と共に上
記ベクトルの一ミ１°デ、ニタ８作柔メエＩＪ［Ｉ録し
、。。作業バ、から前記データを読出したとき、そのタ
グ情報が指定されたものである場合にのみ上記データを
出力し、その他の場合には上記データに代えて特定のデ
ータ、例えば零（０）データを出力するようにしたもの
である。
’） １ｆｉ、報１．を設定してそのタグ情報と共に上
記ベクトルの一ミ１°デ、ニタ８作柔メエＩＪ［Ｉ録し
、。。作業バ、から前記データを読出したとき、そのタ
グ情報が指定されたものである場合にのみ上記データを
出力し、その他の場合には上記データに代えて特定のデ
ータ、例えば零（０）データを出力するようにしたもの
である。
かくして本発明によれば、ベクトルＳＢのインデックス
データＩＢに従って作業メモリから読出したデータが、
目的とするベクトルＡ（ベクトルＳＡをスパースベクト
ルに変換したベクトル）のデータＳＡＮ以外のものであ
っても、前記タグ情報の比較処理によって例えば零（０
）データに変換されて出力されるので、結局ベクトル演
算に有効な前記ベタ１〜ルＳＡのデータＳＡＮだ【プを
出力づることが可能となる。しかも作業メモリにベクト
ルデータを書込むとき、そのベタ１−ルを識別す“−一
−ド゛ルに対する処理を極めて効率良く実行することが
可能となる。またパイプライン処理に対してデータを効
率良く、且つ連続的に与えることができ実用上多大な効
果が奏せられる。
データＩＢに従って作業メモリから読出したデータが、
目的とするベクトルＡ（ベクトルＳＡをスパースベクト
ルに変換したベクトル）のデータＳＡＮ以外のものであ
っても、前記タグ情報の比較処理によって例えば零（０
）データに変換されて出力されるので、結局ベクトル演
算に有効な前記ベタ１〜ルＳＡのデータＳＡＮだ【プを
出力づることが可能となる。しかも作業メモリにベクト
ルデータを書込むとき、そのベタ１−ルを識別す“−一
−ド゛ルに対する処理を極めて効率良く実行することが
可能となる。またパイプライン処理に対してデータを効
率良く、且つ連続的に与えることができ実用上多大な効
果が奏せられる。
以下、図面を参照して本発明の実施例につき説 ′明す
る。
る。
第６図は実施例装置の要部概略構成を示すものであり、
図中３は前記第５図に承り作業メモリに相当するもので
ある。この作檗メモリ３はインデックスデータによって
アドレス指定されるもので、メモリ領域をデータ部３ａ
とタグ部３ｂとに分けている。上記タグ部３ｂは前記デ
ータ部３ａ＋：ＩＩ録されるベタ１〜ルデータＳＡＮが
属するベタ１−ルＳＡ毎に設定されるタグ情報を、上記
データＳへＮに対応して登録するものである。しかして
このタグ情報は、上述したように作業メモリ３に書込む
ベクトルに対応してタグレジスタ１２に設定され、この
タグレジスタ１２から作業メモリ３に与えられる。この
作業メモリ３へのデータの書込みは、前述した−ように
して行われる。即ち、前記第３図に示すような密ベク１
−ルＳＡのデータＳＡＮをそのインテ）クスデータＩＡ
に従って作業メモリ３の該当ア、ｌ−ルスにそれぞれ書
込むことによって行われる。
図中３は前記第５図に承り作業メモリに相当するもので
ある。この作檗メモリ３はインデックスデータによって
アドレス指定されるもので、メモリ領域をデータ部３ａ
とタグ部３ｂとに分けている。上記タグ部３ｂは前記デ
ータ部３ａ＋：ＩＩ録されるベタ１〜ルデータＳＡＮが
属するベタ１−ルＳＡ毎に設定されるタグ情報を、上記
データＳへＮに対応して登録するものである。しかして
このタグ情報は、上述したように作業メモリ３に書込む
ベクトルに対応してタグレジスタ１２に設定され、この
タグレジスタ１２から作業メモリ３に与えられる。この
作業メモリ３へのデータの書込みは、前述した−ように
して行われる。即ち、前記第３図に示すような密ベク１
−ルＳＡのデータＳＡＮをそのインテ）クスデータＩＡ
に従って作業メモリ３の該当ア、ｌ−ルスにそれぞれ書
込むことによって行われる。
この際、タグレジスタ１２に設定されたタグデータを、
上記作業メモリ３のタグ部３ｂの前記インデックスデー
タＩＡによって示されるアドレスにそれぞれ同時に囚込
む。これによって作業メモリ３にはベタ１〜ルＳＡがス
パースベクトルの形式に展開され、且つその非零要素の
データにそれぞれタグデータが付された形式として書込
まれることになる。尚、この作業メモリ３に新たな別の
ベクトルのデータを書込むときには、前記タグデータの
値を変更した上で、その書込みが行われることは云うま
でもない。
上記作業メモリ３のタグ部３ｂの前記インデックスデー
タＩＡによって示されるアドレスにそれぞれ同時に囚込
む。これによって作業メモリ３にはベタ１〜ルＳＡがス
パースベクトルの形式に展開され、且つその非零要素の
データにそれぞれタグデータが付された形式として書込
まれることになる。尚、この作業メモリ３に新たな別の
ベクトルのデータを書込むときには、前記タグデータの
値を変更した上で、その書込みが行われることは云うま
でもない。
即ち、例えば第７図に作業メモリ３の構成を示すように
、１つのベクトルに対してタグデータ１１１ ＦＴを設
定して作業メモリ３にデータを書込み、その処理を終了
して前記作業メモリ３に次のベクトルのデータを書込む
とき、前述したようにタグ−データによって指定される
アドレスに、既に先のベクトルデータが書込まれていた
としても、今回新たに書込まれるデータによってそのア
ドレスに既に登録されていたデータが更新されることに
なたアドレスを含めて、作業メモリ３の新たなベクトル
のデータが書込まれたアドレスには、今までとは全く異
なるタグデータ゛２”がそれぞれ付されることになる。
、１つのベクトルに対してタグデータ１１１ ＦＴを設
定して作業メモリ３にデータを書込み、その処理を終了
して前記作業メモリ３に次のベクトルのデータを書込む
とき、前述したようにタグ−データによって指定される
アドレスに、既に先のベクトルデータが書込まれていた
としても、今回新たに書込まれるデータによってそのア
ドレスに既に登録されていたデータが更新されることに
なたアドレスを含めて、作業メモリ３の新たなベクトル
のデータが書込まれたアドレスには、今までとは全く異
なるタグデータ゛２”がそれぞれ付されることになる。
しかして、このようにして作業メモリ３に登録されたベ
クトルデータを読出す場合には、前記タグレジスタ１２
にそのベクトルを示すタグデータをセリトンた上で、つ
まりデータ書込み時に用いたタグデータを変更すること
なしに行われる。そして、ベクトル演算に供するベクト
ルＳＢのインデックスデータＩＢに従って、作業メモリ
３から前記ベク１〜ルＳＡのデータＳＡＮと共にそのタ
グデータを読出す。このとき、作業メモリ３のタグ部３
ｂから読出されたタグデータは比較器１３により前記タ
グレジスタ１２に設定されたタグデータと比較コ・ま夕
を出力して、これをパイプライン演算部１に、与えてい
る。また前記比較器１３は前記２つのり□Ｉ グｊｆデータが異なるとき、前記ゲート回路１４に対し
ｂゲート開成信号を発生し、前記データ部３ａから読出
したデータのパイプライン演ｎ部１１への出力を阻止し
ている。この結果、パイプライン演算部１１には前記作
業メモリ３から読出されたデータに代えて、零（０）デ
ータが出力されることになる。
クトルデータを読出す場合には、前記タグレジスタ１２
にそのベクトルを示すタグデータをセリトンた上で、つ
まりデータ書込み時に用いたタグデータを変更すること
なしに行われる。そして、ベクトル演算に供するベクト
ルＳＢのインデックスデータＩＢに従って、作業メモリ
３から前記ベク１〜ルＳＡのデータＳＡＮと共にそのタ
グデータを読出す。このとき、作業メモリ３のタグ部３
ｂから読出されたタグデータは比較器１３により前記タ
グレジスタ１２に設定されたタグデータと比較コ・ま夕
を出力して、これをパイプライン演算部１に、与えてい
る。また前記比較器１３は前記２つのり□Ｉ グｊｆデータが異なるとき、前記ゲート回路１４に対し
ｂゲート開成信号を発生し、前記データ部３ａから読出
したデータのパイプライン演ｎ部１１への出力を阻止し
ている。この結果、パイプライン演算部１１には前記作
業メモリ３から読出されたデータに代えて、零（０）デ
ータが出力されることになる。
このようにしてベタ１〜ルＳＢのインデックスデータＩ
Ｂに従って作業メモリ３からベタ１〜ルＳＡの該当デー
タの全てを読出したのら、次のベクトル演算を行うべく
、作業メモリ３に次のベクトルのデータ書込みが行われ
る。この場合、そのベク（−ルが異なることがら前ｊホ
したように値の異なるタグデータが用いられることは云
うまでもない。
Ｂに従って作業メモリ３からベタ１〜ルＳＡの該当デー
タの全てを読出したのら、次のベクトル演算を行うべく
、作業メモリ３に次のベクトルのデータ書込みが行われ
る。この場合、そのベク（−ルが異なることがら前ｊホ
したように値の異なるタグデータが用いられることは云
うまでもない。
かくして上記の如く構成された装置によれば、作業メモ
リ３から前記インデックスデータ１Ｂに従つＣベタ１〜
ルＳＡの要素以外のデータが読出されたとしても、前記
タグ情報の比較結果に基くゲート回路１４の制御によっ
て、そのデータ出力が阻止されるので前記へりｌ・ルＳ
Ａ以外のデータが出゛６、れることになる。従って、従
来問題となってい尖１リセット処理が不要となり、その
処理効率の大□。
リ３から前記インデックスデータ１Ｂに従つＣベタ１〜
ルＳＡの要素以外のデータが読出されたとしても、前記
タグ情報の比較結果に基くゲート回路１４の制御によっ
て、そのデータ出力が阻止されるので前記へりｌ・ルＳ
Ａ以外のデータが出゛６、れることになる。従って、従
来問題となってい尖１リセット処理が不要となり、その
処理効率の大□。
た場合、そのタグデータを再び用いることが必要となる
。この時、先に使用されたタグデータに対応するベクト
ルデータと、再使用されるタグデータに対応するベクト
ルとの識別ができなくなると云う不具合が発生する。従
って、このような場合には、前記作業メモリ３を全て零
（０）リセットすることが必要となるが、そのリセット
処理の頻度は極めて少ない。具体的に前記タグ情報とし
て８ピッ１−のデータを用いるものとすると、前記第５
図に示す装置において１つのベクトルを処理する都度、
作業メモリ３のリセットを行う場合に比較して、そのリ
セット処理の回数が２５６分の１に減少づる。従って上
記リセッ１−処理を含むベタ１〜ル演算処理を極めて効
率良く実行づることが可能となり、その実用的利点が絶
大である。またこのようにしてベクトルに対するメモリ
処理を行つれたデータどしてオールパ１′なるデータを
出力するようにしてもよい。つまり、ノ＼り１−ル演算
に必要な固定的データを予め設定しておき、前記タグデ
ータが異なる場合に、これを出力するようにすればよい
。このようにしても、パイプライン演算部から見れば前
記１′「業メモリが等価的にリセットされたと看做すこ
とかできる。またこの処理で用いられるタグ情報のヒッ
ｌ〜数や、処理対客とするベクトルの要素数等は装置の
演算仕様に応じて定めれば良いものである。その他、本
発明はその要旨を逸脱しない範囲で種々変形して実施す
ることができることは云うまでもない。
。この時、先に使用されたタグデータに対応するベクト
ルデータと、再使用されるタグデータに対応するベクト
ルとの識別ができなくなると云う不具合が発生する。従
って、このような場合には、前記作業メモリ３を全て零
（０）リセットすることが必要となるが、そのリセット
処理の頻度は極めて少ない。具体的に前記タグ情報とし
て８ピッ１−のデータを用いるものとすると、前記第５
図に示す装置において１つのベクトルを処理する都度、
作業メモリ３のリセットを行う場合に比較して、そのリ
セット処理の回数が２５６分の１に減少づる。従って上
記リセッ１−処理を含むベタ１〜ル演算処理を極めて効
率良く実行づることが可能となり、その実用的利点が絶
大である。またこのようにしてベクトルに対するメモリ
処理を行つれたデータどしてオールパ１′なるデータを
出力するようにしてもよい。つまり、ノ＼り１−ル演算
に必要な固定的データを予め設定しておき、前記タグデ
ータが異なる場合に、これを出力するようにすればよい
。このようにしても、パイプライン演算部から見れば前
記１′「業メモリが等価的にリセットされたと看做すこ
とかできる。またこの処理で用いられるタグ情報のヒッ
ｌ〜数や、処理対客とするベクトルの要素数等は装置の
演算仕様に応じて定めれば良いものである。その他、本
発明はその要旨を逸脱しない範囲で種々変形して実施す
ることができることは云うまでもない。
第１図はベク）・ル演算のパイプライン処理を模式的に
示す図、第２図はスパースベクトルのデータ（構造を示
す図、第３図は構造変換した密ヘク１〜；、、：Ｆ＠、
−実施例に係るメモリ装置の概略構成図、第７１． Σ ’ｌ”ｉｔ’図、（は同実施例における作業メモリの構
造を示す図１１・・・パイプライン演算部、１２・・・
タグレジスタ、１３・・・比較器、１４・・・グー１〜
回路。 出願人 工業技術院長 用田裕部 第１図 第２図 第３図 第４図
示す図、第２図はスパースベクトルのデータ（構造を示
す図、第３図は構造変換した密ヘク１〜；、、：Ｆ＠、
−実施例に係るメモリ装置の概略構成図、第７１． Σ ’ｌ”ｉｔ’図、（は同実施例における作業メモリの構
造を示す図１１・・・パイプライン演算部、１２・・・
タグレジスタ、１３・・・比較器、１４・・・グー１〜
回路。 出願人 工業技術院長 用田裕部 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 指定されたタグ情報どを比較して、これらのタグに代え
て予め時定されたデータを出ツノする手段とを具備した
ことを特徴どするメモリ装置。 く２） メモリは、少数のデータをそのタグ情報と共に
それぞれアドレス指定して登録するものである特許請求
の範囲第１項記載のメモリ装＠。 （３） メモリから読出されたデータに代えて出力され
る予め特定されたデータは、ＩＩ ＯＩ＋デデーからな
るものである特許請求の範囲第１項記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7384A JPS60144873A (ja) | 1984-01-05 | 1984-01-05 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7384A JPS60144873A (ja) | 1984-01-05 | 1984-01-05 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144873A true JPS60144873A (ja) | 1985-07-31 |
| JPH0319988B2 JPH0319988B2 (ja) | 1991-03-18 |
Family
ID=11463995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7384A Granted JPS60144873A (ja) | 1984-01-05 | 1984-01-05 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4932585A (en) * | 1989-04-20 | 1990-06-12 | Senju Metal Industry Co., Ltd. | Method and apparatus for solder plating an object |
| JP2022533221A (ja) * | 2019-05-21 | 2022-07-21 | アーム・リミテッド | 行列演算用の装置及び方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51138346A (en) * | 1975-05-26 | 1976-11-29 | Toshiba Corp | Buffer memory device |
| JPS54145441A (en) * | 1978-04-03 | 1979-11-13 | Nec Corp | Converter |
| JPS54146932A (en) * | 1978-05-10 | 1979-11-16 | Nec Corp | Address converter |
-
1984
- 1984-01-05 JP JP7384A patent/JPS60144873A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51138346A (en) * | 1975-05-26 | 1976-11-29 | Toshiba Corp | Buffer memory device |
| JPS54145441A (en) * | 1978-04-03 | 1979-11-13 | Nec Corp | Converter |
| JPS54146932A (en) * | 1978-05-10 | 1979-11-16 | Nec Corp | Address converter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4932585A (en) * | 1989-04-20 | 1990-06-12 | Senju Metal Industry Co., Ltd. | Method and apparatus for solder plating an object |
| JP2022533221A (ja) * | 2019-05-21 | 2022-07-21 | アーム・リミテッド | 行列演算用の装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319988B2 (ja) | 1991-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |