JPS60142442A - イメ−ジメモリシステム - Google Patents
イメ−ジメモリシステムInfo
- Publication number
- JPS60142442A JPS60142442A JP24611983A JP24611983A JPS60142442A JP S60142442 A JPS60142442 A JP S60142442A JP 24611983 A JP24611983 A JP 24611983A JP 24611983 A JP24611983 A JP 24611983A JP S60142442 A JPS60142442 A JP S60142442A
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- JP
- Japan
- Prior art keywords
- image
- address
- bits
- memory
- byte
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、予め定められたイメージ副配列の複数ビット
を同時にアクセスすることが可能なイメージメモリシス
テムに関し、特にイメージデータとともに非イメージデ
ータの記憶を可能にして。
を同時にアクセスすることが可能なイメージメモリシス
テムに関し、特にイメージデータとともに非イメージデ
ータの記憶を可能にして。
メモリの使用効率を改善したイメージメモリシステムに
関する。
関する。
特に本発明は９本出願人による先の特許出願「特願昭５
６−１０１４９８号イメージ処理のためのメモリ・シス
テム」ｋ記載されているような従来のイメージメモリシ
ステムを改良し、イメージメモリに、制御メモリ、バッ
ファ、文字発生器などのパイ）６るい唸ワード構成の一
般データを格納可能にしたものである。
６−１０１４９８号イメージ処理のためのメモリ・シス
テム」ｋ記載されているような従来のイメージメモリシ
ステムを改良し、イメージメモリに、制御メモリ、バッ
ファ、文字発生器などのパイ）６るい唸ワード構成の一
般データを格納可能にしたものである。
上記した先の出ｆｔＫかかわるイメージメモリシステム
は、第１図ｔａ＋に示すようなＬＸＮドツトの二次元イ
メージ配列上にとられた任意のＩＸｐｑ。
は、第１図ｔａ＋に示すようなＬＸＮドツトの二次元イ
メージ配列上にとられた任意のＩＸｐｑ。
心るいはｐｘｑのタイプのイメージ副配列を、第１図（
ｂ）に示すようなｐｑビット／ワード編成の従来型の物
理メモリ上で同時Ｋｌ＋！み出し、書き込みできるよう
にするもので、物理メモリを２９個のモジュールに分割
し、イメージ副配列中の１９個の各ビットが１９個のメ
モリモジュールにそれぞれ分配されるように適切なアド
レス変換およびデータの回転シフトを与える。
ｂ）に示すようなｐｑビット／ワード編成の従来型の物
理メモリ上で同時Ｋｌ＋！み出し、書き込みできるよう
にするもので、物理メモリを２９個のモジュールに分割
し、イメージ副配列中の１９個の各ビットが１９個のメ
モリモジュールにそれぞれ分配されるように適切なアド
レス変換およびデータの回転シフトを与える。
ｋ番目の記憶モジュールに与えられるアドレスをＡｋと
すると。
すると。
ｈｋ＝Ａ（ｉ＋ｔＸｇｕｖ／ｑ 、 ｊ６Ｘｇｕｙ＋ｔ
Ｘｇｕｖ／ｑ）−＋ｎで表わされる。
Ｘｇｕｖ／ｑ）−＋ｎで表わされる。
上式中＋ ｔ ｘｇｕｙ ／ ｑはＬ Ｘ ｇｕｖをｑ
で割った商を表わし＋ ｔ ｘｇｕｖ ／ Ｑはその剰
余を表わす。ｕ、ｖは座標変数であり、０≦ｕ＜ｐ、０
≦ｖ＜ｑ、に−０，１，・・・＋（ｐｑ−１）であって
。
で割った商を表わし＋ ｔ ｘｇｕｖ ／ Ｑはその剰
余を表わす。ｕ、ｖは座標変数であり、０≦ｕ＜ｐ、０
≦ｖ＜ｑ、に−０，１，・・・＋（ｐｑ−１）であって
。
ｋ ＝ ｕｑ ＋ ｖ
の関係がある。ｔについては＋１ｘｌ［ｌＱタイプのイ
メージ副配列を使用するときｔ−０，ｐＸｑタイプのイ
メージ副配列を使用するときｔ−１が与えられる。
メージ副配列を使用するときｔ−０，ｐＸｑタイプのイ
メージ副配列を使用するときｔ−１が与えられる。
またｇｕｖは、イメージ副配列の先頭ビット（１゜ｊ）
に対応するメモリモジュール位置をに０としたとき、第
２図に示すようにｐｑを法としてビットの増加方向に数
えたときのｋと職との間の隔抄をｕ、ｖの関数として表
わしたものである。なおｋ。
に対応するメモリモジュール位置をに０としたとき、第
２図に示すようにｐｑを法としてビットの増加方向に数
えたときのｋと職との間の隔抄をｕ、ｖの関数として表
わしたものである。なおｋ。
のｕ、ｖ値をｕｏ、ｖｏとする。
第６図は、このような従来の二次元イメージメモリの１
例であり、Ｂ４−版の画面サイズが出力可能な４０９６
Ｘ４０９６ドツトの二次元アドレス空間を示している。
例であり、Ｂ４−版の画面サイズが出力可能な４０９６
Ｘ４０９６ドツトの二次元アドレス空間を示している。
しかし９図から明らかなように。
８４版のイメージデータ領域は３５２８Ｘ２２８０ドツ
トの大きさで済むため、残された全体の半分以上の領域
は、未使用領域となり、メモリの使用効率を低下させる
という問題があった。
トの大きさで済むため、残された全体の半分以上の領域
は、未使用領域となり、メモリの使用効率を低下させる
という問題があった。
本発明の目的は、上述したイメージ副配列アクセス方式
のイメージメモリの使用効率を改善し。
のイメージメモリの使用効率を改善し。
メモリのハードウェア量を削減するため９通常。
従来型のメモリを使用している制御メモリやバッファあ
るいは文字発生器等の非イメージデータ領域を、イメー
ジメモリの空き領域に設定できるようにするものでおり
、そのため、プロセサあるいはＤＭＡコントローラ等か
らは従来型のバイトあるいはワードメモリとしてアクセ
ス可能な手段を提供するものである。本発明の構成は、
それにより、イメージ配列中のイメージ点を選択するだ
めの行アドレス１および列アドレスｊを有し、１９個の
イメージ点が所定のイメージ副配列で同時にアクセス制
御されるイメージメモリシステムにして、上記１９個の
イメージ点数をバイトあるいはワードのビット数と等し
くシ、かつイメージ副配列の先頭列アドレスｊを上記バ
イトあるい祉ワードの選択されたもののビット数の任意
の整数倍忙指定することにより、バイトあるいはワード
を単位とする非イメージデータを記憶する手段をそなえ
ていることを特徴とするものである。
るいは文字発生器等の非イメージデータ領域を、イメー
ジメモリの空き領域に設定できるようにするものでおり
、そのため、プロセサあるいはＤＭＡコントローラ等か
らは従来型のバイトあるいはワードメモリとしてアクセ
ス可能な手段を提供するものである。本発明の構成は、
それにより、イメージ配列中のイメージ点を選択するだ
めの行アドレス１および列アドレスｊを有し、１９個の
イメージ点が所定のイメージ副配列で同時にアクセス制
御されるイメージメモリシステムにして、上記１９個の
イメージ点数をバイトあるいはワードのビット数と等し
くシ、かつイメージ副配列の先頭列アドレスｊを上記バ
イトあるい祉ワードの選択されたもののビット数の任意
の整数倍忙指定することにより、バイトあるいはワード
を単位とする非イメージデータを記憶する手段をそなえ
ていることを特徴とするものである。
以下に本発明の詳細を実施例にしたがって説明する。
イメージ配列中のイメージ点を選択する為の行アドレス
ｉおよび列アドレスｊと＋ ｐＱ個のイメージ点を＋Ｉ
ＸＰＱまたはｐＸｑのいずれかの副配列で指定する信号
手段ｔとＫよｐ、アクセス制御されるイメージメモリシ
ステムでは、バイト／ワードをデータの基本単位として
扱う様なプロセサおよびＤＭＡコントローラを接続ｌ−
だ場合＋Ｉ）Ｑ個のイメージ点数をバイト／ワードにし
、ｊアドレスを８または１６ビツトの倍数にすれは、ビ
ットアドレス計算を不要にすることができる。ｊアドレ
スが常にバイトすなわち８の倍数であるときに、ビット
アドレス計算が不要になることの証明を行なう。前記（
１）式 ％式％） は、ＩＸｐｑまたはｐＸｑにおける記憶モジュール内の
アドレスを示す一般式でおる。前述したようにｋは記憶
モジュール番号（０〜（ｐｑ−１））であり。
ｉおよび列アドレスｊと＋ ｐＱ個のイメージ点を＋Ｉ
ＸＰＱまたはｐＸｑのいずれかの副配列で指定する信号
手段ｔとＫよｐ、アクセス制御されるイメージメモリシ
ステムでは、バイト／ワードをデータの基本単位として
扱う様なプロセサおよびＤＭＡコントローラを接続ｌ−
だ場合＋Ｉ）Ｑ個のイメージ点数をバイト／ワードにし
、ｊアドレスを８または１６ビツトの倍数にすれは、ビ
ットアドレス計算を不要にすることができる。ｊアドレ
スが常にバイトすなわち８の倍数であるときに、ビット
アドレス計算が不要になることの証明を行なう。前記（
１）式 ％式％） は、ＩＸｐｑまたはｐＸｑにおける記憶モジュール内の
アドレスを示す一般式でおる。前述したようにｋは記憶
モジュール番号（０〜（ｐｑ−１））であり。
説明を簡単化するために、バイト単位とする。すなわち
ｋの範囲は（０〜７）とする。
ｋの範囲は（０〜７）とする。
■ 次に条件として、水平アクセスのため、常にｔ−Ｑ
とする。
とする。
■ イメージの先頭ビットのアドレスｊを８ビツトの倍
数にし、更にデータのシフトを行なわないととｋよｐ、
イメージの先頭アドレスのモジニール番号は常に０とな
り＋ ｇｕｙはｋと一致する。
数にし、更にデータのシフトを行なわないととｋよｐ、
イメージの先頭アドレスのモジニール番号は常に０とな
り＋ ｇｕｙはｋと一致する。
従って、（１）式は次の様に簡単化できる。
Ａｋ＝Ａ口ｒ Ｊ＋ｇｕｖ）となり、Ａｏ〜Ａ７は、同
一のバイトアドレス上に必らず存在することになる。
一のバイトアドレス上に必らず存在することになる。
ここでｊは下位３ビツトが常に＠０”となっているのが
前提となる。以上の説明で、イメージ先頭アドレスのｊ
の下位３ビツトを常に＠０″にしておけば、アクセス可
能位置がバイト境界すなわち８ビツトごとの位置に固定
されるバイトバウンダリメモリとして、イメージメモリ
を使用できることが証明される。又ｐｑを１６ビツトに
して、先頭アドレスのｊの下位４ビツトを常に０″にし
ておけば、アクセス可能位置がワード境界すなわち１６
ビツトごとの位置に固定されるワードバウンダリメモリ
になることが同じ様に証明できる。
前提となる。以上の説明で、イメージ先頭アドレスのｊ
の下位３ビツトを常に＠０″にしておけば、アクセス可
能位置がバイト境界すなわち８ビツトごとの位置に固定
されるバイトバウンダリメモリとして、イメージメモリ
を使用できることが証明される。又ｐｑを１６ビツトに
して、先頭アドレスのｊの下位４ビツトを常に０″にし
ておけば、アクセス可能位置がワード境界すなわち１６
ビツトごとの位置に固定されるワードバウンダリメモリ
になることが同じ様に証明できる。
この性質を利用し、プロセサからのアドレスバスおよび
ＤＭＡコントローラ等の周辺回路のアドレスバスをＩ＋
Ｊのアドレスに変換する回路を設け、プロセサおよびＤ
ＭＡコントローラのアドレス更新量と、メモリ未使用部
の増減方向を一致させ、プロセサおよびＤＭＡコントロ
ーラ等の周辺回路からは、論理的に連続したバイト／ワ
ードメモリとして使用できる。
ＤＭＡコントローラ等の周辺回路のアドレスバスをＩ＋
Ｊのアドレスに変換する回路を設け、プロセサおよびＤ
ＭＡコントローラのアドレス更新量と、メモリ未使用部
の増減方向を一致させ、プロセサおよびＤＭＡコントロ
ーラ等の周辺回路からは、論理的に連続したバイト／ワ
ードメモリとして使用できる。
第４図は９本発明の１実施例によるイメージメモリの二
次元アドレス空間における領域マツピングを示す。図中
、ＭＳはバッファ領域、Ｃ８は制御メモリ領域、ＣＧは
文字発生器領域である。
次元アドレス空間における領域マツピングを示す。図中
、ＭＳはバッファ領域、Ｃ８は制御メモリ領域、ＣＧは
文字発生器領域である。
第５図（ａｌはプロセッサから見たＣ８の論理アドレス
の更新方向を示し、第５図（ｂｌはそれに対応するイメ
ージメモリにおけるアドレス更新方向を示す。
の更新方向を示し、第５図（ｂｌはそれに対応するイメ
ージメモリにおけるアドレス更新方向を示す。
第６図（ａｔはプロセッサから見たＭＳの論理アドレス
の更新方向を示し、第６図（ｂｌはそれに対応するイメ
ージメモリにおけるアドレス更新方向を示す。
の更新方向を示し、第６図（ｂｌはそれに対応するイメ
ージメモリにおけるアドレス更新方向を示す。
第７図は、イメージデータ領域に対するアドレス変換回
路の構成を示す。図中、１は２バイトのプロセザアドレ
スバス、２は１２ビツトのＩアドレスレジスタ、５は１
２ビツトのｊアドレスレジスタでわる。ｊアドレスの下
位４ビツトは＠００００″に固定され、ワード（２バイ
ト）バタンダリアクセスとなる。
路の構成を示す。図中、１は２バイトのプロセザアドレ
スバス、２は１２ビツトのＩアドレスレジスタ、５は１
２ビツトのｊアドレスレジスタでわる。ｊアドレスの下
位４ビツトは＠００００″に固定され、ワード（２バイ
ト）バタンダリアクセスとなる。
第８図は、Ｃ８領域のアドレス変換回路の構成を示す。
図中、４はプロセッサにより指定される±１のアドレス
更新回路を示す。ｊアドレスの下位４ビツトはワードバ
ウンダリアクセスのため”ｏｏｏｏ”に固定され、そし
て上位４ビツトには＠１０１１″のオフセットが与えら
れる。
更新回路を示す。ｊアドレスの下位４ビツトはワードバ
ウンダリアクセスのため”ｏｏｏｏ”に固定され、そし
て上位４ビツトには＠１０１１″のオフセットが与えら
れる。
第９図は、ＭＳ領域のアドレス変換回路の構成を示す。
図中、５は全加算器、６はプロセッサにより指定される
±１，２のアドレス更新回路を示している。ｉアドレス
の上位４ビツトには、全加算器５を介してオフセット″
’１１（Ｎ”が与えられ。
±１，２のアドレス更新回路を示している。ｉアドレス
の上位４ビツトには、全加算器５を介してオフセット″
’１１（Ｎ”が与えられ。
ｊアドレスの下位６ビツトにはバイトバウンダリアクセ
スのために１０００”が設定されている。
スのために１０００”が設定されている。
これらのアドレス変換回路は、アクセス対象領域に応じ
て適切な手段により切換えられ、イメージメモリアクセ
ス回路に供給される。
て適切な手段により切換えられ、イメージメモリアクセ
ス回路に供給される。
以上のように本発明によれば、イメージメモリに簡単な
手段でワードあるいはバイト編成の非イメージデータが
格納可能となり、メモリ使用効率を大幅に高めることが
できる。
手段でワードあるいはバイト編成の非イメージデータが
格納可能となり、メモリ使用効率を大幅に高めることが
できる。
ｓ１図（ｔｌｌ ｔｂｌはＩＸｐＱおよびＩ）ＸＱタイ
プのイメージ副配列でアクセス可能な従来のイメージメ
モリシステムの説明図、第２図はパラメータｇｕｖの説
明図ｒｍｓ図は従来のイメージメモリシステムの使用効
率の説明図、第４図は本発明の１実施例によるイメージ
メモリシステムの領域マツピング図、第５図（ａｔ、（
ｂｉｄ制御メモリＣ８のアドレス更新方向の説明図、第
６図ｔａｌｅ（ｂｌはバッファＭＳのアドレス更新方向
の説明図、第７図はイメージデータ領域のアドレス変換
回路の実施例構成図。 第８図はＣ８領域のアドレス変換回路の実施例構成図、
第９図はＭ２Ｓ域のアドレス変換回路の実施例構成図で
ある。 図中、１はプロセッサアドレスバス、２は１アドレスレ
ジスタ、３はｊアドレスレジスタ、４は±１のアドレス
更新回路、５は全加算器、６は±１．２のアドレス更新
回路を示す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣（外１名）第 １ 図 第２図
プのイメージ副配列でアクセス可能な従来のイメージメ
モリシステムの説明図、第２図はパラメータｇｕｖの説
明図ｒｍｓ図は従来のイメージメモリシステムの使用効
率の説明図、第４図は本発明の１実施例によるイメージ
メモリシステムの領域マツピング図、第５図（ａｔ、（
ｂｉｄ制御メモリＣ８のアドレス更新方向の説明図、第
６図ｔａｌｅ（ｂｌはバッファＭＳのアドレス更新方向
の説明図、第７図はイメージデータ領域のアドレス変換
回路の実施例構成図。 第８図はＣ８領域のアドレス変換回路の実施例構成図、
第９図はＭ２Ｓ域のアドレス変換回路の実施例構成図で
ある。 図中、１はプロセッサアドレスバス、２は１アドレスレ
ジスタ、３はｊアドレスレジスタ、４は±１のアドレス
更新回路、５は全加算器、６は±１．２のアドレス更新
回路を示す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣（外１名）第 １ 図 第２図
Claims (1)
- 【特許請求の範囲】 イメージ配列中のイメージ点を選択するための行アドレ
スｉおよび列アドレスｊを有し、２９個のイメージ点が
所定のイメージ副配列で同時にアクセス制御されるイメ
ージメモリシステムにして。 上記２９個のイメージ点数をバイトあるいはワードのビ
ット数と等しくシ、かつイメージ副配列の先頭列アドレ
スｊを上記バイト６るい唸ワードの１選択されたものの
ビット数の任意の整数倍に指定することＫより、バイト
あるいはワードを単位とする非イメージデータを記憶す
る手段をそなえていることを特徴とするイメージメモリ
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24611983A JPS60142442A (ja) | 1983-12-29 | 1983-12-29 | イメ−ジメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24611983A JPS60142442A (ja) | 1983-12-29 | 1983-12-29 | イメ−ジメモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142442A true JPS60142442A (ja) | 1985-07-27 |
| JPH0363095B2 JPH0363095B2 (ja) | 1991-09-30 |
Family
ID=17143763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24611983A Granted JPS60142442A (ja) | 1983-12-29 | 1983-12-29 | イメ−ジメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142442A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116860A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | イメ−ジ・メモリ・システムにおけるイメ−ジ配列の縦横変換回路 |
| JPS58169665A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | イメ−ジ・メモリ・システムにおけるイメ−ジ配列の縦横変換回路 |
-
1983
- 1983-12-29 JP JP24611983A patent/JPS60142442A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58116860A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | イメ−ジ・メモリ・システムにおけるイメ−ジ配列の縦横変換回路 |
| JPS58169665A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | イメ−ジ・メモリ・システムにおけるイメ−ジ配列の縦横変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0363095B2 (ja) | 1991-09-30 |
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