JPS60138947A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60138947A JPS60138947A JP58246325A JP24632583A JPS60138947A JP S60138947 A JPS60138947 A JP S60138947A JP 58246325 A JP58246325 A JP 58246325A JP 24632583 A JP24632583 A JP 24632583A JP S60138947 A JPS60138947 A JP S60138947A
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- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の改良に関する。 ″〔発明の技
術的背景とその間組点〕１１□、＋＄Ｂｌ［ｅ＋ＪＪｌ
ヶ−）７ｙｆＪ：Ｌ？ ：□１は、第１図に示すものが
知られている。、ｂ！Ｊ中の ：′１社、チップである
。このチップ１上には、イお号として用いるパッド２１
・・・及び信号として用いないパッド２雪・・・が夫々
複数個周状に設けられている。これらパッド２．・・・
、２．・・・の周囲にｕ、’Ｚ Ｃの各ビンに接続する
複数のインナーリード３・・・が放射状に設けられてい
る。これらインナーリード３・・・と前述した信号とし
て用いるパッド２８・・・とは、夫々ボンディングワイ
ヤ４・・・に・より接続されている。
術的背景とその間組点〕１１□、＋＄Ｂｌ［ｅ＋ＪＪｌ
ヶ−）７ｙｆＪ：Ｌ？ ：□１は、第１図に示すものが
知られている。、ｂ！Ｊ中の ：′１社、チップである
。このチップ１上には、イお号として用いるパッド２１
・・・及び信号として用いないパッド２雪・・・が夫々
複数個周状に設けられている。これらパッド２．・・・
、２．・・・の周囲にｕ、’Ｚ Ｃの各ビンに接続する
複数のインナーリード３・・・が放射状に設けられてい
る。これらインナーリード３・・・と前述した信号とし
て用いるパッド２８・・・とは、夫々ボンディングワイ
ヤ４・・・に・より接続されている。
ところで、前述した構造のゲートアレイにおいて、最近
％Ｌ１１１内のシステムの多機能化、演算ビットの増加
に従い、システムそのものが多くの入出力端子を必要と
するようになってきた。これに伴い、Ｌ８Ｉチップ面撞
、同時に変化する□出力の増加となり、ＬＳＩを動作さ
せたとき出力バッファの充放電等によりＬＳＩ内の電源
ラインが浮いたり、変動したりしてＬＳＩ内のシステム
の誤動作が引き起こされる。なお、こうした誤動作の発
生を防ぐには、ＬＳＩチップ内で電源供給用の端子を増
し、チップ内の電′源うインを安定させればよい。しか
しながら、そのためには信号の入出力に使用していた端
子を減らし、電源供給用の端子としなければならない。
％Ｌ１１１内のシステムの多機能化、演算ビットの増加
に従い、システムそのものが多くの入出力端子を必要と
するようになってきた。これに伴い、Ｌ８Ｉチップ面撞
、同時に変化する□出力の増加となり、ＬＳＩを動作さ
せたとき出力バッファの充放電等によりＬＳＩ内の電源
ラインが浮いたり、変動したりしてＬＳＩ内のシステム
の誤動作が引き起こされる。なお、こうした誤動作の発
生を防ぐには、ＬＳＩチップ内で電源供給用の端子を増
し、チップ内の電′源うインを安定させればよい。しか
しながら、そのためには信号の入出力に使用していた端
子を減らし、電源供給用の端子としなければならない。
しかるに１前述のようにシステムがより多くの端子を必
要とされているため、電源端子を最Ｊ・限としているの
が現状である。このため、ＬＳＩの動作は、最悪の場合
マージンを取る事ができず、歩留りの低下をもたらすこ
とになる。
要とされているため、電源端子を最Ｊ・限としているの
が現状である。このため、ＬＳＩの動作は、最悪の場合
マージンを取る事ができず、歩留りの低下をもたらすこ
とになる。
本発明は上記小情にルみてなされたもので、環状のリー
ドをチップの周囲に設けることにより、信号の入出力用
の端子を減らすことなく信号として用いないパッドを電
源供給セルとし、もって゛電蝕ラインを安定化して誤動
作を防止し得る半導体装置を提供することを目的とする
ものである。
ドをチップの周囲に設けることにより、信号の入出力用
の端子を減らすことなく信号として用いないパッドを電
源供給セルとし、もって゛電蝕ラインを安定化して誤動
作を防止し得る半導体装置を提供することを目的とする
ものである。
本発明は、複数のパッドをマウントすべきチップの周１
に前＆ｅパッドの一部に夫々接続する複数のインナーリ
ードを放射状に設け、史に前記パッドのうちインナーリ
ードに接続されないパッドと接続する環状のリードをチ
ップの周囲に設けることにより、前述した目的を達成す
ることを骨子とするものである。詳述すれば、従来、例
えばゲートアレイにおいては通常ＬＳＩチップの入出力
用端子ｄｃＩ１０セル数）Ｆｉ使用するパッケージの端
子数より多く作られており、使用していないＩ１０セル
は全く無駄となっている。そこで、パッドの周囲に環状
のリードを設け、これを不使用のＩ１０セル（パッド）
と接続して不使用のパッドを有効に利用しつつ上記目的
を達成するものであろう 〔発明の実施例〕 以下、本発明の一実施例を第２図を会照して説明する。
に前＆ｅパッドの一部に夫々接続する複数のインナーリ
ードを放射状に設け、史に前記パッドのうちインナーリ
ードに接続されないパッドと接続する環状のリードをチ
ップの周囲に設けることにより、前述した目的を達成す
ることを骨子とするものである。詳述すれば、従来、例
えばゲートアレイにおいては通常ＬＳＩチップの入出力
用端子ｄｃＩ１０セル数）Ｆｉ使用するパッケージの端
子数より多く作られており、使用していないＩ１０セル
は全く無駄となっている。そこで、パッドの周囲に環状
のリードを設け、これを不使用のＩ１０セル（パッド）
と接続して不使用のパッドを有効に利用しつつ上記目的
を達成するものであろう 〔発明の実施例〕 以下、本発明の一実施例を第２図を会照して説明する。
なお、従来の第１図のゲートアレイと同部材のものは同
符号を付して説明全１略する。
符号を付して説明全１略する。
図中の１１は、チップ１とイナリード３・・・間に設け
られた環状のリードである。この環状のリード１１と信
号として用いないパッド２．・・・は、ボンティングワ
イヤー２・・・を介して接続されている。また、前記環
状のリード１ノは、図示しない電源端子にパッケージ内
で接続されている。
られた環状のリードである。この環状のリード１１と信
号として用いないパッド２．・・・は、ボンティングワ
イヤー２・・・を介して接続されている。また、前記環
状のリード１ノは、図示しない電源端子にパッケージ内
で接続されている。
しかして、本発明によれば、チツプコとイ〉′ナリード
３・・・間に信号として用いないバンド２１・・・に接
続されるとともに電源端子に接続された環状のり−ド１
１が設けられているため、信号の入出力用の端子を減ら
ずことなく、信号として用いないパッドを電源供給用の
セルとして用いることができる。従って １／η源ライ
ンを安秤化し、誤動作を防止することができる。 □な
お、上記実施例では、環状のリードをチップとインナー
リードの間に設けた鳩舎について述べたが、これに限ら
ず、第３図に示す如くイ：□ ンナーリードの外側に環状のり一部１３を設Ｇｆｌ□ でもよい。また、上記実施例では、環状のり−１ ドを電源端子に接続する場合について述べたか、グラン
ドに接続してもよい。
３・・・間に信号として用いないバンド２１・・・に接
続されるとともに電源端子に接続された環状のり−ド１
１が設けられているため、信号の入出力用の端子を減ら
ずことなく、信号として用いないパッドを電源供給用の
セルとして用いることができる。従って １／η源ライ
ンを安秤化し、誤動作を防止することができる。 □な
お、上記実施例では、環状のリードをチップとインナー
リードの間に設けた鳩舎について述べたが、これに限ら
ず、第３図に示す如くイ：□ ンナーリードの外側に環状のり一部１３を設Ｇｆｌ□ でもよい。また、上記実施例では、環状のり−１ ドを電源端子に接続する場合について述べたか、グラン
ドに接続してもよい。
以上詳述した如く本発明によれば、電源ラインを安定化
して誤動作を防止し得る信籾性の船１い半導体装置を提
供できるものである。
して誤動作を防止し得る信籾性の船１い半導体装置を提
供できるものである。
第１図は従来のゲートアレイの平面図、第２図は本発明
の一実施例に係るゲートアレイの平面図、第３図は本発
明の他の実施例に係るゲートアレイの平面図である。 １１０．チップ％ ２１＊２ｔ・・・パッド、３・・・
インナーリード、４．１２・・・ボンティングワイヤ、
ｉｌ、ｉｓ・・・環状のリード。 出−人代理人 弁理士 鈴 江 武 彦第１ 図 第２図 第３図
の一実施例に係るゲートアレイの平面図、第３図は本発
明の他の実施例に係るゲートアレイの平面図である。 １１０．チップ％ ２１＊２ｔ・・・パッド、３・・・
インナーリード、４．１２・・・ボンティングワイヤ、
ｉｌ、ｉｓ・・・環状のリード。 出−人代理人 弁理士 鈴 江 武 彦第１ 図 第２図 第３図
Claims (2)
- （１）複数のパッドをマクントすべきチップと、このチ
ップの周囲に放射状に設けられ齢記パッドの一部に夫々
接続する複数のインナーリードと、同チップの周囲に設
けられ前記パラ ：４．。うあイＶｔ−’）−）”Ｋ接
続されヶい７３ツ ニドと接続する環状のリードとを具
備すること １を特徴とする半導体装置う - （２） 環状のリードが電源またはグランドに接続され
ていることを特徴とする特許請求の範囲 ：第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246325A JPS60138947A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246325A JPS60138947A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138947A true JPS60138947A (ja) | 1985-07-23 |
Family
ID=17146877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246325A Pending JPS60138947A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0921569A1 (en) * | 1997-11-06 | 1999-06-09 | Texas Instruments Incorporated | Integrated circuit package |
-
1983
- 1983-12-27 JP JP58246325A patent/JPS60138947A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0921569A1 (en) * | 1997-11-06 | 1999-06-09 | Texas Instruments Incorporated | Integrated circuit package |
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