JPS6013203B2 - シ−ケンスコントロ−ラ - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプロセッサを備えた、改良されたシー
ケンスコントローラに関する。

従来シーケンスコントローラは、ＩＣ，ＭＳＩを使用素
子として作られていた。

すなわちＩＣ，ＭＳＩで作られているミニコンの機能の
うち、シーケンス機能を能率的に実行し、不要な機能を
減ずると共に、ＩＣ，ＭＳＩの使用数を減らすように構
成されて来た。近年エレクトロニクス技術の進歩により
、より集積度が高く信頼性があり、高機能のＬＳＩ化さ
れたマイクロプロセッサが出現した。マイクロプロセッ
サは、ミニコン並み又はそれに近い機能を有し、速度の
点では若干低速のものが多い。したがつてマイクロプロ
セッサがシーケンスコントローラに使用することができ
れば、機能的には不要なものもあるが価格、信頼性の点
で望ましい。しかしマイクロプロセッサはミニコンの機
能を実現するようにできているので、そのまま使用した
のでは、下記のようなことからシーケンスを効率よく実
行することは、通常極めて困難である。すなわち、‘ィ
’ワード単位の論理素子ＡＮＤ，ＯＲは高速で処理でき
るが、ビット単位のＡＮＤ，ＯＲは時間が数倍かかる。
‘ｏーピツト単位の複数の演算結果を記憶し、効率よく
それらを使えるようにできない。し一命令藷は、１語１
６ビットのうち８ビットが命令コード、４ビット２個が
レジスタ指定や、インデックス指定に使われるので、シ
ーケンス用命令を新規に定義し、付け加えると２語で構
成されることになり、メモリを食いすぎることになる。
本発明はマイクロプロセッサの持つ汎用命令と、無接点
図記号によるシーケンス命令と２つの系列の命令語を処
理することができると共に、シーケンス命令も効率よく
実行でき、シーケンス命令は１語で構成された前記欠点
のないシーケンスコントローラを提供することを目的と
する。

以下本発明を図面に示す一実施例に基づいて説明する。
第１図は本発明の概略の構成を示すブロック図である。
説明の便宜のため当社製のマイクロプロセッサＴＯＳＢ
ＡＣ−４血（以下ＭＰと略称する）を例として話を進め
ることにする。ＭＰにより一般的なマイクロコンピュー
タを構成した時は、同図からリードオンリメモリＲＯＭ
２２，３、スイッチＳＷ４、デコーダＤＥＣ１２、及び
ブロック１７〜２６までが除かれた形となる。すなわち
本実施例においてはマイクロプログラマプルなＭＦであ
るから、マイクロプログラムをストアするりードオンリ
メモリＲＯＭ，１、マイクロプログラムに従って制御さ
れ演算制御を行なう演算制御ユニットＡＣＵ６、メモリ
Ｍ７や入出力ユニット１／０８とそれらを制御するパス
コントロールュニットＢＣＵ６とで構成する。そしてそ
れぞれの相互間は、前記スイッチＳＷ４が除かれるため
に、リードオンリメモリＲＯＭ，１のアドレスを指定す
るＲＯＭアドレス信号線ＲＭ１４，１５、リードオンリ
メモリＲＯＭ，１の出力データ信号線ＲＤ１３、演算制
御ユニットＡＣＵ５とパスコントロールュニツトＢＣＵ
６相互でデータをやりとりする信号線ＣＢＵＳＩ １、
及びパスコソトロールュニツトＢＣＵ６へマイクロ命令
を伝える前記出力データ信号線ＲＤ１３、メモリＭ７や
入出力ユニット１／０８のアドレスを指定する信号線Ｍ
Ａ９及び書込み議出しデータ用信号線ＭＤＩＯがパスコ
ントロールュニットＢＣＵ６へ接続される。

本実施例では入出力ユニット１／０も書込み講読出しデ
ータ用信号線ＭＤＩ川こ接続されるとしたが、パスコン
トロールユニツトＢＣＵ６から出る別の入出力ユニット
１／０の信号線に綾がることもある。また図示はしない
が、割込み信号線やその他の制御信号線がある。シーケ
ンスを実行する命令は、なるべくメモリを多く使わない
ように、１ワードで構成されることが望ましい。

したがって本発明においては、第２図ａ，ｂに示すよう
に命令コードは４又は５ビットとする１ワード構成とし
たが、このようにすると命令コードはＭＰが持っている
汎用命令とかちあうことになる。このため汎用命令とシ
ーケンス命令の２つの独立した命令体系を持つようにし
、それぞれが持つ切襖命令でスイッチＳＷ４を切換えて
リードオンリメモリＲＯＭ，１、ＲＯＭ２２を選択する
。リードオンリメモリＲＯＭ２２にストアされているシ
ーケンス用命令のマイクロプログラムが効率よく、命令
の実行速度が早ければ問題はないが、前記したように、
ビット単位の演算は遅く、またそれらの演算結果を容易
に保存するステータス用フリップフロツプも一般のマイ
クロプロセッサは有しない。（このフリツプフｕツプは
、割込み時でもセィブできるようなものを意味している
）。他方ビット演算は、ワ−ド単位の演算に比べ簡単で
あり、ハード的に実現可能であるから、本発明において
は、（ｉ）ＭＰとは別にシーケンス演算用リードオンリ
メモリＲＯＭと、必要な情報を保持するレジスタ、入出
力ユニット１／０の番地を指定するレジスタ、必要なビ
ットを指定する回路、入出力ユニット１／０の状態の１
ビットを変えるためのマスク用回路及びステータスレジ
スタなどを有し、（ｉｉ）これらのハードウェアの大部
分を信号線ＣＢＵＳＩ Ｉに接続し、信号線ＣＢＵＳ１
３とのデータの入出力及びシーケンス演算などをリー
ドオンリメモリＲＯＭ２２に追加したハードウェア制御
用リードオンリメモリＲＯＭ３をデコード回路ＤＥＣ１
２でデコードし、この信号により制御するようになされ
ている。

以下第１図と第２図を参照して上記をより具体的に説明
する。

すなわち川 ＳＱＲ１８（シーケンスレジスタ）…第２
図ａ，ｂシーケンス命令をフェッチした時、演算制御ユ
ニットＡＣＵ５へストアすると共に、ＳＱＲへもストア
し、シーケンス演算用に使用する。

ＡＮＤ，ＯＲのようビット演算をする時は入出力ユニッ
ト１／０のワードアドレスばかりでなく、そのワードの
内のビットを指定する必要がある。同図ａはこれを表わ
している。またタイマのように、数値を扱う場合は同図
ｂに示されるようにビット指定は不要となる。‘。

ー ＣＲ１７（コントロールレジスタ）・・・第２図Ｃ
・シーケンスレジスタＳＱＲ１ ８でのワード指定は相
対番地であるから、入出力ユニット１／０８の開始番地
を指定することが必要となり、このＣＲにより指定する
。

亀源投入後の第１スキャン時（ＰＯＮが“１”）は、通
常のスキャンと違いまず出力を初期化するのでシーケン
ス演算を異にする。また、出力シミュレート（ＳＩＭが
“１”）の時は、シーケンス演算結果も肘力せず、もと
のままとするので同じくシーケンス演算が通常となる。
ＰＯＮとＳＩ地ま、このようにシーケンス演算のための
条件をつくる。し一 ｌＯＡＤＲＩ９（１ノ○アドレス
レジスタ）…第２図ｄメモリアドレス空間上に定義され
た入出力ユニット１／０８のアドレスを指定する。

コントロールレジスタ１７とシーケンスレジスタＳＱＲ
１ ８からのデータを使う。

タイマなどビット指定のあるものとないものでシーケン
スレジスタＳＱＲ１８からのデータ長がことなるので、
その切換も行なう。８ ＳＳＴＲ２０（シーケンスステ
ータスレジスタ）…同図ｅシーケンス演算に必要な演算
入力、途中経過演算結果を保持するレジス夕である。

演算制御ユニットＡＣＵ５が持つステータス（Ｃ，Ｖ．
Ｇ，Ｌ）に対応するのが、ＦＦ１，ＦＳＦＦ，ＦＦ○，
ＦＦ，であり、命令体系を示すプログラムステータスワ
ードの１ビットと共に、これらの４ビットも必要により
保存される。例えば割込みなどが起ると、これらの４ビ
ットは（元のプログラムステータスワード）ＯＬＤＰＳ
ＷのステータスとしてＣ，Ｖ，Ｇ，Ｌの代りに保持され
る。これにより割込み復帰時、直ちにシーケンス演算が
続行できる。ＩＮＶはＦＦＩとＦＦＯが異なる状態のと
き“１”となり、出力状態を逆転することを示す。

ＤＦＦ，は、タイマカウンタなどの計数時に使用し、前
回スキャン時の計数用パルス（ＦＦ，Ｘ）の状態がシー
ケンス用リードライトメモリＳＲＡＭ２４に保存されて
いるので、ＳＲＡＭ２４の状態が“０”で今回の計数用
パルスＦＦ，Ｘが“１”の時、すなわちパルスの立上り
時“１”となる。

つまりＩＮＶ，ＤＦＦ，は前記４者とはことなり、単に
シーケンス演算のしやすさのためにあるステータスであ
り、割込み時に保存しなくとも再生可能である。ＦＦ１
（入力用フリップフロップ）は指定した入出力ユニット
１／０５のビット状態を記憶しＭ円Ｘ２１から入力する
。

ＦＳＦＦ（最初のシーケンス用フリツプフロツプ）はア
ウトプットＯＵＴ命令のように、シーケンスの終りで使
用される命令以外で“１”になっているとシーケンスの
最初であることを示す。

すなわちシーケンスの終りで使う命令で“１”となり、
それ以外の命令の時“０”となり、シーケンスの最初を
識別する。シーケンスの最初では通常の処理とことなり
ＡＮＤでもＯＲでも単にその状態をもつてくるだけで演
算をしない。ＦＦ○（出力用フリツプフロツプ）は、演
算結果を途中結果含め保存するフリップフロップである
。

ＦＦ，（ＮＯＩのフリツブフロツプ）は、補助的なフリ
ッブフロップであり、ＦＦＯを一時保存したりする。

例えば、ＡＮＤ／ＯＲ命令などの時、今までの演算結果
をＦＦ○，ＦＦ，にセィブするのに使う。■ ＭＰ×（
マルチプレクサ２１）…第２図ｅ指定１０のワードを講
出した時、そのうちの指定ビットのみを１箇だけＦＦＩ
へ送るための選択回路である。

Ｍ ＭＲ２２（マスクレジスタ）…第２図ｆｍＶが“１
”の時、すなわち指定ワードの指定ビットの状態を転送
する必要がある時、元のワード状態と排他的論理和（Ｅ
ＸＯＲ）をとれば逆転できるようなマスクワードを発生
する。

例えばＭＳＢを逆転するとき次のようになる。（トー
ＳＲＯＭ２３（シーケンスＲＯＭ）本発明の要部をなす
ものであり、シーケンス演算の１マイクロステップの短
かい間に実行できるものである。シーケンス演算は、シ
ーケンスステータスレジスタＳＳＴＲ２ ０のＦＳＦＦ
，ＦＦｏ，ＦＦ，，ＩＮＶの４つを求めることが中心的
仕事となる。ＦＳＦＦ，ＦＦｏ，ＦＦ，，ＮＶは、命令
コード（Ｎを含む）ＦＳＦＦ，ＦＦｏ，ＦＦ，，ＦＦ１
，ＰＯＮ，ＳＩＭを変数とする関数である。故に変数の
すべて組合せに対するＦＳＦＦ，ＦＦｏ，ＦＦ，，ＩＮ
Ｖを指定すれば演算が実行される。ＳＲＯＭ２３ではＲ
ＯＭのアドレスをこれらの変数とし、読出出力をＦＳＦ
Ｆ，ＦＦｏ，ＦＦ，，ＭＶとしている。次にＲＯＭの中
味を具体的に説明する。ＡＮＤ命令の例 ここでは以下のような演算が行なわれる。

すなわち、ＦＳＦＦが“０”の時 ＦＦ。

・（ＦＦ１・Ｎ＋ＦＦ１・Ｎ）→ＦＦ。ＦＳＦＦが“１
”の時ＦＦ１・Ｎ＋ＦＦ１・Ｎ→ＦＦ。

以上のことからＲＯＭでは変数（アドレス）と出力との
関係は第１表のように表わされる。

第１表で×印は“０”でも“１”でも出力は同じである
ことを表わしている。実際には、命令コードを含めて、
ＲＯＭのアドレスとして上記ＲＯＭ出力を得る。第１表 ＡＮＤ／ＯＲ命令の例 ＡＮＤ／ＯＲでは、ＡＮＤをとった結果と前段とのＯＲ
をとるものであるが、命令が他の命令からＡＮＤ／ＯＲ
になった場合と、前の命令もＡＮＤ／ＯＲの場合で動作
がことなるので、Ａ／ＯＲ・ＳとＡ／ＯＲと２つの命令
コードを持っている。

しかしシーケンス表現は第３図のように同一である。第
２表は第３図のシーケンスのメモリ内記億状態を示すも
のであり、又第３表は第３図のシーケンスのシーケンス
命令を説明するものである。第２表アドレス 内
容 Ｉ Ａ ・ ２ Ａ Ｎ２ ３ ０Ｒ ３ ４ Ａ／ＯＲ．Ｓ ４ ５ Ａ／ＯＲ ５ ６ ００Ｔ １６ ７ Ａ ６ ８ ＰＲ ＲＩＯ ９ Ｔ ＲＩＩ １０ ０ＵＴ １７ １１ Ａ ７ １２ ＲＳＴ ８ １３ ＰＲ Ｒ１２ １４ ０ Ｒ１３ １５ ０ＵＴ １８ 第３表 Ａ （ア ン ド） すべての入力のＡＮＤをと
るＯＲ （ オ ア）） すべての入力のＯＲをと
るＡ／ＯＲ （ァンド／オァ） ＡＮＤをとっ
た結果と前段とのＯＲをとる○ＵＴ くアウトプッ
ト） 出 力Ａ／ＯＲ．Ｓ （ァンド／ォァ）
Ａ／ＯＲ と同じであるが、Ａ久ＯＲのブロックの最初
を示すｏＰＲ （プリセット） タイマ，ヵゥン
タなどの設定Ｔ くタ イ マ） ォンディレィ
タィマの現在値ＲＳＴ くりセット） ＡＮＤが成
立しないとヵヮンタリセット○ （カウンタ）アッ
プ力ウンタＡ／ＯＲ．Ｓでは ＦＦＯ→ＦＦＩ ＦＦＩ ．Ｎ＋ＦＦ１，Ｎ−ナＦＦ。

Ａ／ＯＲ では ＦＦＩ＋ＦＦ。

‐くＦＦＩ‐Ｎ＋ＦＦＩ‐Ｎ）→ＦＦ。以上のような演
算を行なう。前記ＡＮＤと同じように、すべての条件に
対してＲＯＭを作ればよいわけである。ＲＯＭの中味は
省略する。以上のようにＲＯＭを使用することにより｛
１１ 高集積度のＬＳＩにより、ＩＣ数１の固分の論理
演算が１〜２個のＲＯＭでできる。

例えば、本実施例で命令コード（Ｎを含む）分を５ビッ
トとすると、変数はすべて１１ビットであるからＩＫ×
４ビットのＲＯＭ２個により実現できる。‘２’ 演算
は、その演算の複雑さに関係なく、同一の演算速度でで
きる。またその速度は高速であり、例えばバイポーラＲ
ＯＭを使えばアクセス時間６０〜７叫Ｓですむ。ＩＣの
場合では命令コードのデコード時間であり、また論理に
よりにの使用個数がことなり、まちまちの速度で、最低
の速度の論理により、演算速度が決められてしまう。

‘３１ 論理の訂正、変更、追加が簡単に行ないる。

なお、ＲＯＭの代りにプログラマブルロジツクアレイＰ
ＬＡ（Ｐｒｏｇａｍｍａがｅ功ｇｉｃＮｒａｙ）を使用
することにより、不要な論理を除くことができる。例え
ば、ＡＮＤの例では、ＲＯＭの出力としてＦＦｏが“１
”になる６とおりの論理のみが意味があるので、６つの
場合のＡＮＤ条件の論理と、それら６つを○Ｒした論理
をつくればよい。ＰＬＡはＡＮＤ用ＲＯＭとＯＲ用ＲＯ
Ｍの組合せであるから２種のＲＯＭでも実現できる。扮
；ＳＲＡＭ２４（シーケンスＲＡＭ）ＳＲＡＭ２４は前
記したように、カウンタ、タイマなど計数を行なう現在
値の計数パルスの状態を記憶するものであり、セレクタ
ＳＥＬ２６ではカウンタの時はＦＦ，を、タイマの時は
ＣＲ１７のＣＬＫを選択し、ＦＦ，Ｘとし、必要タイミ
ングでＳＲＡＭへストアする。

ストアする番地は現在値のストアされているメモリＭ７
のワード１こ対応させる。タイマ，カウンタが１０２４
個まで使用するなら１０２４語×１ビットのＲＡＭＩ個
でよい。ＳＲＡＭ２４の内容は、次回パルスの立上りを
チェックするため状態変化検出部ＣＤ２５にてＳＲＡＭ
・ＦＦ，Ｘの演算を行ない、これがＤＦＦ，となる。

ＤＦＦ，が“１”ならパルスの立上りであるから、カウ
ントアップが行なわれる。以上のべてきた‘イー〜扮の
ハードウェアはＲＯＭ２の３つの部分のＲＯＭをＤＥＣ
１２でデコードして作られたマイクロ命令で制御される
。

このマイクロ命令は次のように表わされる。・ＣＢＵＳ
→ＣＲへメモリする。

・ＣＢＵＳ→ＳＱＲへメモリする。

・ｌＯＡＤＲ→ＣＢＵＳへ出力する。

・ＣＢＵＳ→ＳＳＴＲへメモリする。

・ＳＳＴＲ→ＣＢＵＳへ出力する。

・ＣＢＵＳの内容をＭＰＸで一つに選択し、ＳＳＴＲの
ＦＦＩでメモリする。

・ＭＲ →ＣＢＵＳへ出力する。

・ＳＲＯＭの演算を行ないＳＳＴＲの４ビット分へメモ
リすると共に、カウンタ．タイマの場合ＦＦ，ＸをＳＲ
ＡＭへメモリする。

以上８種により制御される。

いうまでもなく同時に演算制御ユニットＡＣＵ５の持つ
通常のマイクロ命令も活かされている。以上で本発明の
構成についての説明が終り、次に第３図及び第４図を基
にして動作を説明する。

第３図は寒暖点図記号でかかれたシ−ケンスであり、こ
れらは前記（第２表）のようにメモ川こストアされ順次
実行される。同図ａはデバイス１とデバイス２の否定の
ＡＮＤをとり、その結果とデバイス３とを○Ｒし、その
結果と、デバイス４，５のＡＮＤした結果とを○Ｒして
デバイス１６へ前記第３表のように出力する。プール代
数で表わせば（１・２）十３十（４・５）→１６ となる。

同図ｂは、タイマでありデバイス６が“１”となると、
ワード１０１こストアされた設定値にワ−ド１１にある
現在値が等しくなるまでの時間後デバイス１７が出力す
る（‘‘１”となる）。

同図ｃはカウンタであり、デバイス８が“１”であれば
、デバイス７が“１”になる毎にカウントアップされ、
ワード１３に現在値がストアされる。ワード１２には設
定値がストアされており、設定値に現在値が達するとデ
バイス１８は“１’’となる。デバイス８が“０”にな
るとカウンタはリセットされ、現在値は“０”に出力も
“０”となる。第３図ａを例として（第２表）および第
４図により説明する。

… アドレスーでは５０にてＡ，なるシーケンスがフィ
ツチされ、演算制御ユニットＡＣＵ５へしまわれると共
に、シーケンスレジスタＳＱＲ１８へもストアされる。

５１にて１０アドレスレジスタｌＯＡＤＲＩ ９の示す
ワードをパスコントロールュニットＢＣＵ６へ送り１／
０の状態が流出される。デバイスーは１６で割ると商が
０、余りが１であるから、ワード０が読出される。（こ
こでワード０とは１／０開始番地を起点とするワード数
を表わしている）。次に謙出された状態がマルチプレク
サＭ円Ｘ２１をとおして１ビット目がＦＦＩへストアさ
れる。５２にてＳＲＯＭ２３により演算が行なわれシー
ケンスステータスレジスタＳＳＴＲ２０へストアされる
。

同じようにアドレス２〜５まで実行される。ｔ口）アド
レス６では、５３にてＯＵＴ１ ６なるシーケンスがフ
ェツチされ、演算制御ユニットＡＣＵ５へしまわれると
共に、シーケンスレジスタＳＱＲ１ ８へもストアされ
る。

５４にて５１と同じくデバイス１６の肉客が謙出され、
ＦＦＩへストアされる。

５５にてＳＲＯＭ２３によりＦＳＦＦのセット及びＦＦ
ＩとＦＦｏからデバイス１６をインバートするかどうか
を決定し、ＩＮＶなどを演算する。

５６にてｍＶにしたがってマスクレジスタＭＲ２２にマ
スク語が作られ、演算制御ユニットＡＣＵ５へしまわれ
、５４にて議出したワード１とＥＸＯＲされ、５７にて
それがパスコントロールュニットＢＣＵ６へ送られ、斑
にてワード１に書込まれる。

次に第３図ｂのタイマについて説明する。

し一 アドレス７は前記‘ィ｝と同じ動作である。

片 アドレス８では、まず６０にてＰＲＲ，。が諸出さ
れ、演算制御ユニットＡＣＵ５とシーケンスレジスタＳ
ＱＲ１８へしまわれる。６１にて１０アドレスレジスタ
ｌＯＡＤＲ１ ９の示すワードをパスコントロールュニ
ツトＢＣＵ６へ送り１／０の状態が謎出される。

これはワード１０であり、プリセツト値であり、演算制
御ユニットＡＣＵ５の図にないジェネラルレジスタＧＲ
１４へストアされる。６２にてＳＲＯＭ２３によりＦＦ
。

をＦＦ，ヘセーブするような演算が行なわれる。■ ア
ドレス９では、まず６５にて６０と同じく命令フエツチ
し、同じく６６にて、６１と同じくプリセット値の代り
に現在値を議出し、演算制御ユニットＡＣＵ５の図にな
いジヱネラルレジスタＧＲ１５へストアする。次に６７
ではシーケンスステータレジスタＳＳＴＲ２０を論出し
、演算制御ユニットＡＣＵ６へ入れ、ＦＦｏが“１”か
（つまり、タイマを動かせるか）を判定し、“１”なら
磯にて現在値をインクリメントするか（ＤＦＦ，にて判
定）を判定し、必要なら６９にて現在値ジェネラルレジ
スタＧＲ１５をインクリメントし、７０にてジエネラル
レジスタＧＲ１ ４と現在値を比較し、現在値がプリセ
ット値以上なら７２にて、現在値をプリセット値と同じ
くする。

また、６７の後でＦＦｏが“０”なら７５にて現在値ジ
ヱネラルレジスタＧＲ１ ５を“０”とする。

そして７１，７４，７６では演算制御ユニットＡＣＵ５
からシーケンスステータスレジスタＳＳＴＲ２０へＦＦ
ｏが“１”又は“０”になるように書込む。ＦＦｏを“
１”にするのは７４の場合のみである。その後７３にて
、ＦＦ，をＳＲＡＭ２４へストアする。Ｎ アドレス１
０は、｛ローと同じなので省略する。

以上各シーケンスの実行状態について説明したが、割込
み時、プログラムステータスワード蛸Ｗとして命令体系
がどちらにあるかを保存するばかりでなく、ＣＶＧＬの
ごときコンディションコードの代りに、シーケンスのコ
ンディションコードＦＦ１，ＦＳＦＦ，ＦＦｏ，ＦＦ，
を命令体系にしたがって使用する。すなわちシーケンス
を実行中に割込みが起れば、シーケンスのコンディショ
ンコードを掩Ｗとして保存し、割込みからの復帰時は、
これらをシーケンスステータレジスタＳＳＴＲ２０へ復
帰させる。以上により本発明においては、（ｉ）マイク
ロプログラマブルなマイクロプロセッサを使い、シーケ
ンス実行用ハードを付加し、これらのハードウェアをマ
イクロ命令で制御する。

（ｉｉ）シーケンス実行用ハードウェアでは、シーケン
スの実行がＲＯＭにより高速で実行される。側シーケン
ス実行用ハードウエアにはシーケンス用コンディション
コードを有することを特徴とし、Ｗシーケンス実行用ハ
ードウェアの付加により、高速でシーケンスが実行でき
る。

‘。｝シーケンス実行用ハードウェアをマイクロ命令で
制御するため、タイマ，カウン夕のごとき数値を扱い、
マイクロプロセッサ内で実行する部分と、シーケンス実
行部分がうまく融合して実行できる。し一マイクロプロ
セッサの命令体系とは無関係なメモリを少なく使用する
シーケンス用命令体系をつくりうる。０シーケンス実行
用ハードウェアのマイクロ命令と、通常のマイクロ命令
の両者が使え、高速な動作が可能である。

的シーケンス実行中の任意な割込みが許される。ＮＲＯ
Ｍによるシーケンス演算であるから、高速で、しかも追
加変更がし易い等、幾多顕著な効果を具備したシーケン
スコントローラを提供できる。

【図面の簡単な説明】

図面は本発明の一実施例を示し、第１図は本発明の概略
の構成を示すブロック図、第２図はシーケンス実行用ハ
ードウェアの詳細説明図、第３図はシーケンス例図、第
４図はシ−ケンス実行フローチャートである。 ＲＯＭ１，２・・・・・・リードオンリメモリ、ＳＷ・
…・・スイッチ、ＤＥＣ・・・・・・デコーダ、ＳＥＬ
・・・・・・セレクタ、ＳＲＡＭ・・・・・・シーケン
ス用リードライトメモリ、ＳＲＯＭ・・・…シーケンス
用リードオンリメモリ、ＡＣＵ・・・・・・演算制御ユ
ニット、ＢＣＵ・・・・・・パスコントロールユニツト
、Ｍ……メモリ、１／０…・・・入出力ユニット、ＳＱ
Ｒ・・・・・・シーケンスレジス夕、ＣＲ．・・・・・
コントロールレジスタ、ｌＯＡＤＲ・・・・・・１／０
アドレスレジスタ、ＳＳＴＲ・・・・・・シーケンスス
テータスレジスタ、ＭＰＸ・・・・・・マルチプレクサ
、Ｍ円・・・・・・マスクレジスタ、ＣＤ・・・・・・
状態変化検出部。 第３図 第１図 第４図 第２図 第４図

Claims (1)

【特許請求の範囲】
1. １ マイクロプログラム可能なマイクロプロセツサを備
   えたシーケンスコントローラにおいて、汎用命令語とシ
   ーケンス命令語を具備した汎用命令用マイクロプログラ
   ムとシーケンス命令用マイクロプログラムと、その切換
   回路と、シーケンス用命令語実行のためのシーケンス演
   算用リードオンリメモリと、演算結果を保持するレジス
   タと、前記シーケンス演算用リードオンリメモリへの条
   件を与えるレジスタを設けたことを特徴とするシーケン
   スコントローラ。