JPS60130207A - 電力利得制御方式 - Google Patents
電力利得制御方式Info
- Publication number
- JPS60130207A JPS60130207A JP23785583A JP23785583A JPS60130207A JP S60130207 A JPS60130207 A JP S60130207A JP 23785583 A JP23785583 A JP 23785583A JP 23785583 A JP23785583 A JP 23785583A JP S60130207 A JPS60130207 A JP S60130207A
- Authority
- JP
- Japan
- Prior art keywords
- gain
- power
- bias voltage
- signal
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、多段増幅器の電力利得を入来する並列ディジ
タル信号によって制御する電力利得制御力式に関するも
のである。
タル信号によって制御する電力利得制御力式に関するも
のである。
例えば自動車電話のような移動通信において用いられる
無線通信装置においては、無線部(送受信部)と制御部
があり、制御部からのディジタル信号による制御信号に
よって無線部は制御される。
無線通信装置においては、無線部(送受信部)と制御部
があり、制御部からのディジタル信号による制御信号に
よって無線部は制御される。
例えば、通信する相手方との距離の遠近によって送信部
における電力増幅器の利得を可変制御することが必要に
なるが、このような場合、制御部からのディジタル信号
(制御信号)によって電力増幅器の利得を自動的に制御
することが行なわれる。
における電力増幅器の利得を可変制御することが必要に
なるが、このような場合、制御部からのディジタル信号
(制御信号)によって電力増幅器の利得を自動的に制御
することが行なわれる。
また微小電力を増幅する場合には、複数段の電力増幅器
を直列接続した多段増幅器が使用される。
を直列接続した多段増幅器が使用される。
このような次第で、制御信号(ディジタル信号)によっ
て多段増幅器の電力利得を制御する電力利得制御方式が
用いられることがあるが、本発明はかかる電力利得制御
方式に関するものである。
て多段増幅器の電力利得を制御する電力利得制御方式が
用いられることがあるが、本発明はかかる電力利得制御
方式に関するものである。
第1図はかかる電力利得制御方式の従来例を示すブロッ
ク図である。同図において、1は大刀端子、2〜4はそ
れぞれ電力増幅器、5は出力端子、6・〜8はそれぞれ
バイアス電圧制御回路、9は電源端子、10〜12はデ
ィジタル信号端子、15〜14はそれぞれD/A変換器
である。
ク図である。同図において、1は大刀端子、2〜4はそ
れぞれ電力増幅器、5は出力端子、6・〜8はそれぞれ
バイアス電圧制御回路、9は電源端子、10〜12はデ
ィジタル信号端子、15〜14はそれぞれD/A変換器
である。
端子10〜12に入力されるディジタル信号(本例では
並列6ビツト)はそれぞれD/A変換器13〜15によ
ってアナログ信号に変換され、このアナログ信号がバイ
アス電圧制御回路6〜8の各々へ入力され、それらから
出力されるバイアス電圧を制御し、それによって電力増
幅器2〜4の各々の増幅利得が制御される。
並列6ビツト)はそれぞれD/A変換器13〜15によ
ってアナログ信号に変換され、このアナログ信号がバイ
アス電圧制御回路6〜8の各々へ入力され、それらから
出力されるバイアス電圧を制御し、それによって電力増
幅器2〜4の各々の増幅利得が制御される。
なお、D/A変換器16〜15の各々の変換特性を異な
らせておけば、端子10〜12からの同じディジタル信
号を入力されても、異なったレベルのアナログ信号を出
力することが出来、従ってバイアス電圧制御回路6〜8
の各々から出力されるバイアス電圧の大きさも相互に異
ならせ、ひいては電力増幅器2〜4の各々の増幅利得を
異ならせることが出来る。
らせておけば、端子10〜12からの同じディジタル信
号を入力されても、異なったレベルのアナログ信号を出
力することが出来、従ってバイアス電圧制御回路6〜8
の各々から出力されるバイアス電圧の大きさも相互に異
ならせ、ひいては電力増幅器2〜4の各々の増幅利得を
異ならせることが出来る。
第1A図は第1図におけるD/A変換器13〜15(何
れも皆同じ回路構成であるが)の具体例を示す回路図で
ある。同図において、0Pは演算増幅器、R1−R3は
帰還抵抗、である。
れも皆同じ回路構成であるが)の具体例を示す回路図で
ある。同図において、0Pは演算増幅器、R1−R3は
帰還抵抗、である。
帰還抵抗R,〜R3の各抵抗値を調節するととにより、
D/A変換特性を可変できるものである。
D/A変換特性を可変できるものである。
すなわち、帰還抵抗を調節すれば、端子10〜12に印
加される同じ3ビツトの並列ディジタル信号に対し、異
なったレベルをもつアナログ信号を出力することができ
る。そこで、第1図におけるD/A変換器16〜15と
しては、それぞれ独自に帰還抵抗の値を調節して用いて
いるわけである。
加される同じ3ビツトの並列ディジタル信号に対し、異
なったレベルをもつアナログ信号を出力することができ
る。そこで、第1図におけるD/A変換器16〜15と
しては、それぞれ独自に帰還抵抗の値を調節して用いて
いるわけである。
第1B図は第1図におけるバイアス電圧制御回路6〜8
(何れも皆同じ回路構成であるが)の具体例を示す回路
図である。同図においてr1〜r5はそれぞれ抵抗、T
ri p Trzはそれぞれトランジスタである。
(何れも皆同じ回路構成であるが)の具体例を示す回路
図である。同図においてr1〜r5はそれぞれ抵抗、T
ri p Trzはそれぞれトランジスタである。
動作を説明する。D/A変換器13からのアナログ信号
が端子a、低抵抗3を介してトランジスタTr2のベー
スへ入力されると、該トランジスタTr2はオンに転じ
る。そこで電源端子9から端子C1抵抗r1、トランジ
スタ’rr2、抵抗r5を経てアースへ電流が流れ、抵
抗r1において該電流による電圧降下を生じる。このた
めトランジスタTr1もオンに転じ、電源端子9からの
電源電圧はトランジスタT目、端子すを経てバイアス電
圧として電力増幅器2へ供給される。
が端子a、低抵抗3を介してトランジスタTr2のベー
スへ入力されると、該トランジスタTr2はオンに転じ
る。そこで電源端子9から端子C1抵抗r1、トランジ
スタ’rr2、抵抗r5を経てアースへ電流が流れ、抵
抗r1において該電流による電圧降下を生じる。このた
めトランジスタTr1もオンに転じ、電源端子9からの
電源電圧はトランジスタT目、端子すを経てバイアス電
圧として電力増幅器2へ供給される。
D/A変換器13から端子aを介して入力されるアナロ
グ信号のレベルに応じて、オン時のトランジスタTri
のエミッタ・コレクタ間電圧降下ΔVの大きさが異なる
ので、それに応じて異なったノくイアスミ圧を電力増幅
器2へ供給することができる。
グ信号のレベルに応じて、オン時のトランジスタTri
のエミッタ・コレクタ間電圧降下ΔVの大きさが異なる
ので、それに応じて異なったノくイアスミ圧を電力増幅
器2へ供給することができる。
以上、説明したように、従来の電力利得制御方式は、複
数個のD/A変換器を用いるなどして回路構成が複雑で
あり、コストが高いという欠点があった。
数個のD/A変換器を用いるなどして回路構成が複雑で
あり、コストが高いという欠点があった。
本発明は上述の如き従来技術の欠点を除去するためにな
されたものであり、従って本発明の目的は、回路構成が
簡素であってコストの低床な電力利得制御方式を提供す
ることにある。
されたものであり、従って本発明の目的は、回路構成が
簡素であってコストの低床な電力利得制御方式を提供す
ることにある。
本発明の要点は、多段増幅器の電力利得を入来する並列
ディジタル信号によって制御する電力利得制御方式にお
いて、直列接続された複数段の電力増幅器と、入力ディ
ジタル信号の論理値に従って異なるバイアス電圧を対応
する電力増幅器にそれぞれ供給する複数個のバイアス電
圧制御回路とを具備し、前記各電力増幅器はその供給さ
れるバイアス電圧に対してとり得る増幅利得を相互に異
なり得るものとした点にある。
ディジタル信号によって制御する電力利得制御方式にお
いて、直列接続された複数段の電力増幅器と、入力ディ
ジタル信号の論理値に従って異なるバイアス電圧を対応
する電力増幅器にそれぞれ供給する複数個のバイアス電
圧制御回路とを具備し、前記各電力増幅器はその供給さ
れるバイアス電圧に対してとり得る増幅利得を相互に異
なり得るものとした点にある。
次に図を参照して本発明の詳細な説明する。
第2図は本発明の一実施例を示すブロック図である。同
図において、第1図におけるのと同じ符号は同じものを
示す。そのほか、2a〜4aはそれぞれ電力増幅器であ
る。
図において、第1図におけるのと同じ符号は同じものを
示す。そのほか、2a〜4aはそれぞれ電力増幅器であ
る。
バイアス電圧制御回路6〜8は、皆同じ回路構成であり
、第1B図を参照して説明した通りの回路を用いること
が出来る。ただこの場合は、第1であるから、これに対
し、レベルの異なった二つのバイアス電圧が選択的に端
子すから電力増幅器2aへ供給されることになる。論理
信号u1″″としては例えば5■を、また論理信号u0
”としては0■を用いる。
、第1B図を参照して説明した通りの回路を用いること
が出来る。ただこの場合は、第1であるから、これに対
し、レベルの異なった二つのバイアス電圧が選択的に端
子すから電力増幅器2aへ供給されることになる。論理
信号u1″″としては例えば5■を、また論理信号u0
”としては0■を用いる。
電力増幅器2aにおいては、入力端子aに論理′“0”
を印加されたバイアス電圧制御回路6の出力端子すから
供給されるバイアス電圧に対しては、増幅利得が10d
Bであり、同様に、入力端子aに論理at 1jjが印
加された場合には、増幅利得が5dBであって、その間
の利得差ΔGが5dBであるよ5に、電力増幅器2aは
設計されているものとする。
を印加されたバイアス電圧制御回路6の出力端子すから
供給されるバイアス電圧に対しては、増幅利得が10d
Bであり、同様に、入力端子aに論理at 1jjが印
加された場合には、増幅利得が5dBであって、その間
の利得差ΔGが5dBであるよ5に、電力増幅器2aは
設計されているものとする。
同様に電力増幅器3aVCおいては、入力端子aに論理
゛′0”が印加されたときは、増幅利得が15dBであ
り、入力端子aに論理at 1 ppが印加された場合
には増幅利得が5dBであつ゛〔、その間の利得差ΔG
は10dBであるように、電力増幅器3aは設計されて
いるものとする。
゛′0”が印加されたときは、増幅利得が15dBであ
り、入力端子aに論理at 1 ppが印加された場合
には増幅利得が5dBであつ゛〔、その間の利得差ΔG
は10dBであるように、電力増幅器3aは設計されて
いるものとする。
また電力増幅器4aにおいては、入力端子aに論理″0
″′が印加されたとき、増幅利得が15dBであり、入
力端子aに論理″1″′が印加されたとき、増幅利得が
OdBであって、その間の利得差ΔGは15dBである
ように、電力増幅器4aは設計されているものとする。
″′が印加されたとき、増幅利得が15dBであり、入
力端子aに論理″1″′が印加されたとき、増幅利得が
OdBであって、その間の利得差ΔGは15dBである
ように、電力増幅器4aは設計されているものとする。
以上のように仮定したとすると、ディジタル信号入力端
子10〜12に印加される6ビツトのディジタル信号d
i(0,0,0)のときは、増幅器2a〜4aから成る
多段増幅器の全体利得は(10+15+15=40)d
Bとなり、またディジタル信号が(1,1,1)のとき
は、全体利得は(5+5+(]=10)dBとなり、そ
の間30dBの低下となる。3ビツトのディジタル信号
における論理値の組合せは8通りあるが、これに応じて
、上述の多段増幅器においては、その全体利得を5dB
単位で低下させることが出来る。
子10〜12に印加される6ビツトのディジタル信号d
i(0,0,0)のときは、増幅器2a〜4aから成る
多段増幅器の全体利得は(10+15+15=40)d
Bとなり、またディジタル信号が(1,1,1)のとき
は、全体利得は(5+5+(]=10)dBとなり、そ
の間30dBの低下となる。3ビツトのディジタル信号
における論理値の組合せは8通りあるが、これに応じて
、上述の多段増幅器においては、その全体利得を5dB
単位で低下させることが出来る。
各電力増幅器における2段階の利得の選び方は上述の例
に限ることなく、任意であることは述べるまでもない。
に限ることなく、任意であることは述べるまでもない。
以上説明したように、本発明によれば、ディジタル制御
信号により一定の単位幅をもって増幅利得を増減するこ
とのできる電力利得制御方式を、D/A変換器等を用い
ることにく、簡素な回路構成によりコスト低摩に提供で
きるという利点がある。
信号により一定の単位幅をもって増幅利得を増減するこ
とのできる電力利得制御方式を、D/A変換器等を用い
ることにく、簡素な回路構成によりコスト低摩に提供で
きるという利点がある。
第1図は電力利得制御方式の従来例を示すブロック図、
第1A図は第1図におけるD/A変換器の具体例を示す
回路図、第1B図は第1図におけるバイアス電圧制御回
路の具体例を示す回路図、第2図は本発明の一実施例を
示すブロック図、である。 符号説明 1・・・・・・信号入力端子、2,5,4・・・・・・
増幅器、5・・・・・・信号出力端子、6,7,8・・
・・・・電圧制御回路、9・・・・・・電源端子、l
0,11,12・・・・・・ディジタル信号入力端子、
13,14,15・・・・・・D/A変換器代理人 弁
理士 並 木 昭 夫 代理人 弁理士 松 崎 清 ニ4T l 図 第1A図 3 第18図 2へ 第 2 図
第1A図は第1図におけるD/A変換器の具体例を示す
回路図、第1B図は第1図におけるバイアス電圧制御回
路の具体例を示す回路図、第2図は本発明の一実施例を
示すブロック図、である。 符号説明 1・・・・・・信号入力端子、2,5,4・・・・・・
増幅器、5・・・・・・信号出力端子、6,7,8・・
・・・・電圧制御回路、9・・・・・・電源端子、l
0,11,12・・・・・・ディジタル信号入力端子、
13,14,15・・・・・・D/A変換器代理人 弁
理士 並 木 昭 夫 代理人 弁理士 松 崎 清 ニ4T l 図 第1A図 3 第18図 2へ 第 2 図
Claims (1)
- 1)多段増幅器の電力利得を入来する並列ディジタル信
号によって制御する電力利得制御方式において、直列接
続された複数段の電力増幅器と、入力ディジタル信号の
論理値に従って異なるバイアス電圧を対応する電力増幅
器にそれぞれ供給する樵数個のバイアス電圧制御回路と
を具備し、前記各電力増幅器はその供給されるバイアス
電圧に対してとり得る増幅利得を相互に異なり得るもの
としたことを特徴とする電力利得制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23785583A JPS60130207A (ja) | 1983-12-19 | 1983-12-19 | 電力利得制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23785583A JPS60130207A (ja) | 1983-12-19 | 1983-12-19 | 電力利得制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60130207A true JPS60130207A (ja) | 1985-07-11 |
Family
ID=17021408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23785583A Pending JPS60130207A (ja) | 1983-12-19 | 1983-12-19 | 電力利得制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60130207A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6346008A (ja) * | 1986-08-13 | 1988-02-26 | Hitachi Ltd | 電力制御方法 |
EP0410629A2 (en) * | 1989-07-26 | 1991-01-30 | Nortel Networks Corporation | Automatic signal parameter control |
JPH05275946A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | ゲインコントロールアンプ |
FR2720569A1 (fr) * | 1994-05-31 | 1995-12-01 | Thomson Csf | Amplificateur à plusieurs étages à transistors en cascade et à puissance de sortie ajustable. |
-
1983
- 1983-12-19 JP JP23785583A patent/JPS60130207A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6346008A (ja) * | 1986-08-13 | 1988-02-26 | Hitachi Ltd | 電力制御方法 |
EP0410629A2 (en) * | 1989-07-26 | 1991-01-30 | Nortel Networks Corporation | Automatic signal parameter control |
JPH05275946A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | ゲインコントロールアンプ |
FR2720569A1 (fr) * | 1994-05-31 | 1995-12-01 | Thomson Csf | Amplificateur à plusieurs étages à transistors en cascade et à puissance de sortie ajustable. |
EP0685932A1 (fr) * | 1994-05-31 | 1995-12-06 | Thomson-Csf | Amplificateur à plusieurs étages à transistors en cascade et à puissance de sortie ajustable |
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