JPS60124841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60124841A JPS60124841A JP23312783A JP23312783A JPS60124841A JP S60124841 A JPS60124841 A JP S60124841A JP 23312783 A JP23312783 A JP 23312783A JP 23312783 A JP23312783 A JP 23312783A JP S60124841 A JPS60124841 A JP S60124841A
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- substrate
- polycrystalline
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- insulating
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｔｌ１発明の技術分野
本発明は半導体装置の製造方法、詳しくは半導体基板に
形成されるＵ字形の溝を用いて素子の絶縁分離層を形成
する方法に関する。
形成されるＵ字形の溝を用いて素子の絶縁分離層を形成
する方法に関する。
（２）技術の背景
（１）
半導体基板に形成される溝を絶縁物例えば多結晶シリコ
ン（ポリシリコン）で埋没して基板に形成される素子相
互間の絶縁分離層を形成する方法は、それ以前に行われ
ていたＰＮ接合による絶縁方法では達成できない高集積
化を達成できる利点をもつ。この方法に用いられる溝と
しては、第１図に断面図で示す如くＶ字形溝（以下Ｖ溝
と記す）またはＵ字形溝（以下Ｕ溝と記す）の溝がある
。
ン（ポリシリコン）で埋没して基板に形成される素子相
互間の絶縁分離層を形成する方法は、それ以前に行われ
ていたＰＮ接合による絶縁方法では達成できない高集積
化を達成できる利点をもつ。この方法に用いられる溝と
しては、第１図に断面図で示す如くＶ字形溝（以下Ｖ溝
と記す）またはＵ字形溝（以下Ｕ溝と記す）の溝がある
。
なお同図において符号１は半導体基板、２は絶縁膜（二
酸化シリコン膜、５ｉ０２膜）を示す。
酸化シリコン膜、５ｉ０２膜）を示す。
第１図（ａｌに示す■溝３は、シリコン結晶の（１００
）面の水酸化カリウム（ＫＯＩ（）に対する異方性を利
用するエツチングにより形成されるもので、溝の深さＤ
ｖと開口幅Ｗνとが富にＤｖ＝０．７ Ｗｖの関係にあ
ることを特徴とする。かかる■溝は底へ向かうに従って
幅が狭くなるため底部付近では絶縁物を埋めて得られる
絶縁効果が十分でなく、その結果深い溝が必要になる。
）面の水酸化カリウム（ＫＯＩ（）に対する異方性を利
用するエツチングにより形成されるもので、溝の深さＤ
ｖと開口幅Ｗνとが富にＤｖ＝０．７ Ｗｖの関係にあ
ることを特徴とする。かかる■溝は底へ向かうに従って
幅が狭くなるため底部付近では絶縁物を埋めて得られる
絶縁効果が十分でなく、その結果深い溝が必要になる。
ところで上記した深さＤｖと開口幅Ｈνの関係から、深
いＶ溝を形成しようとすればするほどその溝の（２） 開口幅向を大にとらなければならなくなり、高集積化の
達成が困難になる。具体的数値例をあげると５μｍの深
さの■溝を形成しようとするとその開口幅にνは約７μ
ｍ必要である。
いＶ溝を形成しようとすればするほどその溝の（２） 開口幅向を大にとらなければならなくなり、高集積化の
達成が困難になる。具体的数値例をあげると５μｍの深
さの■溝を形成しようとするとその開口幅にνは約７μ
ｍ必要である。
他方同図ｆｂｌに示すＵ溝４はリアクティブイオンエツ
チング（ＲＩＥ）により垂直に掘られた溝で、その開口
幅Ｗｖと深さＤｖとの間には■溝のような関係がないた
め狭い開口幅で深い溝を形成することができ、また結晶
の面方位にも無関係であるため■溝に代って多用される
傾向にある。例えば５μｍの深さのＵ溝は２μｍの開口
幅をもって形成することもでき、■溝に比べはるかに集
積度を上げることができる。
チング（ＲＩＥ）により垂直に掘られた溝で、その開口
幅Ｗｖと深さＤｖとの間には■溝のような関係がないた
め狭い開口幅で深い溝を形成することができ、また結晶
の面方位にも無関係であるため■溝に代って多用される
傾向にある。例えば５μｍの深さのＵ溝は２μｍの開口
幅をもって形成することもでき、■溝に比べはるかに集
積度を上げることができる。
（３）従来技術と問題点
Ｓ２図は従来のＵ溝を用いた絶縁分離層の形成工程を示
す半導体装置要部の断面図で、同図を参照して説明する
と、例えばシリコン（Ｓｉ）基板１１上にポリッシュス
トソバ−（例えば二酸化シリコン（５ｉＯ２）膜）１２
を形成した後レジスト膜１３を塗布する（同図（ａ））
。
す半導体装置要部の断面図で、同図を参照して説明する
と、例えばシリコン（Ｓｉ）基板１１上にポリッシュス
トソバ−（例えば二酸化シリコン（５ｉＯ２）膜）１２
を形成した後レジスト膜１３を塗布する（同図（ａ））
。
（３）
次いでレジスト膜１３およびポリッシュスト・７バー１
２をパターニングしてエツチングマスクを形成した後Ｒ
ＩＢによりＵ溝１４を形成する（同図（ｂ））。
２をパターニングしてエツチングマスクを形成した後Ｒ
ＩＢによりＵ溝１４を形成する（同図（ｂ））。
このＵ溝１４の開口幅および深さは適宜室める。
次いで同図ｔｃ＋に示す如くＵ溝１４の壁に例えば熱酸
化により ５ｉ０２膜１６を形成し、しかる後化学気相
成長（ＣＶＤ）法により絶縁物例えばポリシリコン１５
を成長する。
化により ５ｉ０２膜１６を形成し、しかる後化学気相
成長（ＣＶＤ）法により絶縁物例えばポリシリコン１５
を成長する。
次いでポリッシュ技術により基板１１」二のポリシリコ
ン１５をポリッシュして平坦化し絶縁分離層を形成する
（同図（ｄ））。
ン１５をポリッシュして平坦化し絶縁分離層を形成する
（同図（ｄ））。
しかし上述した従来の方法では次のような問題があった
。すなわち同図（Ｃ１に示す工程でのポリシリコン１５
の成長において、ポリシリコン１５の成長速度がＵ溝１
４の内部よりも開口部付近で大きいため、溝内部がポリ
シリコンで埋る前に開口部が塞がってしまい符号１７で
示す空洞ができる。そしてこの空洞１７は次工程である
ポリッシュにより表面に現れフレハス（割れ目）１８と
なるために平坦化が達成できず、またアルミニウム（ｉ
）配線層（４） を形成したときの断線の原因となる問題を生しる。
。すなわち同図（Ｃ１に示す工程でのポリシリコン１５
の成長において、ポリシリコン１５の成長速度がＵ溝１
４の内部よりも開口部付近で大きいため、溝内部がポリ
シリコンで埋る前に開口部が塞がってしまい符号１７で
示す空洞ができる。そしてこの空洞１７は次工程である
ポリッシュにより表面に現れフレハス（割れ目）１８と
なるために平坦化が達成できず、またアルミニウム（ｉ
）配線層（４） を形成したときの断線の原因となる問題を生しる。
またＲＩＢより形成されるＵ溝は必ずしも垂直に掘れる
わけではなく、内部の幅が開口部より大きく外方にいく
らかふくらんで形成されることが多いため、」二記空洞
１７ができやすく平坦化が一層困難となる問題がある。
わけではなく、内部の幅が開口部より大きく外方にいく
らかふくらんで形成されることが多いため、」二記空洞
１７ができやすく平坦化が一層困難となる問題がある。
（４）発明の目的
本発明は上記従来の問題点に鑑み、半導体基板に形成し
たＵ溝により開基板に設けられる素子を絶縁分離する層
を形成する方法において、Ｕ溝を絶縁物例えばポリシリ
コンで埋めた場合、表面を平坦化することができフレパ
ス等の形成を防止しうる半導体装置の製造方法の提供を
目的とする。
たＵ溝により開基板に設けられる素子を絶縁分離する層
を形成する方法において、Ｕ溝を絶縁物例えばポリシリ
コンで埋めた場合、表面を平坦化することができフレパ
ス等の形成を防止しうる半導体装置の製造方法の提供を
目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、半導体基板に断面Ｕ
字形の溝を形成し、当該溝を絶縁物で埋没して絶縁分離
層を形成する半導体装置の製造方法にして、溝形成後円
壁に酸化膜を形成した後、絶縁物をその膜厚Ｔが溝の開
口幅Ｗに対しＴ≦誓／２の関係が成り立つ範囲で成長す
る工程、次（５） いで基板上の絶縁物を異方性エツチングにより除去した
後再び絶縁物を成長して溝を埋没する工程、次いで基板
上の絶縁物を除去して平坦化する工程を含むことを特徴
とする半導体装置の製造方法を提供することによって達
成される。
字形の溝を形成し、当該溝を絶縁物で埋没して絶縁分離
層を形成する半導体装置の製造方法にして、溝形成後円
壁に酸化膜を形成した後、絶縁物をその膜厚Ｔが溝の開
口幅Ｗに対しＴ≦誓／２の関係が成り立つ範囲で成長す
る工程、次（５） いで基板上の絶縁物を異方性エツチングにより除去した
後再び絶縁物を成長して溝を埋没する工程、次いで基板
上の絶縁物を除去して平坦化する工程を含むことを特徴
とする半導体装置の製造方法を提供することによって達
成される。
（６）発明の実施例
以下本発明実施例を図面によって詳述する。
第３図は本発明に係わる絶縁骨ｌ１Ｓｌｔ層形成方法の
工程を示す半導体装置要部の断面図で、同図において符
号２１はシリコン半導体基板、２２はポリッシュストッ
パー（５ｉＯｚ膜）、２３ば絶縁物例えばポリシリコン
、２４はＵ溝、２５は絶縁膜（ＳｉＯ２膜）を示す。
工程を示す半導体装置要部の断面図で、同図において符
号２１はシリコン半導体基板、２２はポリッシュストッ
パー（５ｉＯｚ膜）、２３ば絶縁物例えばポリシリコン
、２４はＵ溝、２５は絶縁膜（ＳｉＯ２膜）を示す。
第３図に従い本発明の詳細な説明すると、先ず従来技術
と同様にして（Ｊ溝２４を形成し、次いでＵ溝壁面に絶
縁膜２５を形成した後例えばＣ１１１［１法によりポリ
シリコン２３を基Ｆｊ、２］上での厚さＴがＵ溝の開口
幅Ｗの２分の工程度となり中心の空洞２６の上部が塞が
れようとするところまで成長する（同図（ａ））。なお
図ではＴ＜Ｗ／２で空洞の上部が塞が（６） れる前にポリシリコン２３の成長を止めた状態を示すが
、成長終了点はＴ≦誓／２の範囲で適宜定める。
と同様にして（Ｊ溝２４を形成し、次いでＵ溝壁面に絶
縁膜２５を形成した後例えばＣ１１１［１法によりポリ
シリコン２３を基Ｆｊ、２］上での厚さＴがＵ溝の開口
幅Ｗの２分の工程度となり中心の空洞２６の上部が塞が
れようとするところまで成長する（同図（ａ））。なお
図ではＴ＜Ｗ／２で空洞の上部が塞が（６） れる前にポリシリコン２３の成長を止めた状態を示すが
、成長終了点はＴ≦誓／２の範囲で適宜定める。
この場合ＲＩＥでは同図（ａｌのポリシリコン層２３の
表面形状を保ったままエツチングが図に見て下方に進行
する、ずなわちすべての面で下方向のエツチング速度が
同じであるため、同図ｆｂｌの空洞での開口部は同図ｆ
ａｌの場合と同じく広く開いており、また深さは更に深
くなっている。
表面形状を保ったままエツチングが図に見て下方に進行
する、ずなわちすべての面で下方向のエツチング速度が
同じであるため、同図ｆｂｌの空洞での開口部は同図ｆ
ａｌの場合と同じく広く開いており、また深さは更に深
くなっている。
次いで再びポリシリコンの成長を行い空洞２６を埋没さ
せる（同図（Ｃ））。なお図において符号２３ａは第１
回目の成長で形成されたポリシリコン層２３上に上記第
２回目の成長で新たに形成されたポリシリコン層を示し
、また空洞２７は上記埋没によって埋めきれずに残った
ものであるが、その位置はＵ溝２４の底部に近い所とな
る。
せる（同図（Ｃ））。なお図において符号２３ａは第１
回目の成長で形成されたポリシリコン層２３上に上記第
２回目の成長で新たに形成されたポリシリコン層を示し
、また空洞２７は上記埋没によって埋めきれずに残った
ものであるが、その位置はＵ溝２４の底部に近い所とな
る。
最後に同図（ｄｉに示す如くポリッシュにより基板上の
ポリシリコンを除去して平坦化を行う。この場合Ｕ溝２
４内の空洞２７は底の方にあるため従来のようにポリッ
シュによってポリシリコンの表面に（７） 現れフレハスができることはない。
ポリシリコンを除去して平坦化を行う。この場合Ｕ溝２
４内の空洞２７は底の方にあるため従来のようにポリッ
シュによってポリシリコンの表面に（７） 現れフレハスができることはない。
かくしてＵ溝内に空洞は形成されても表面の平坦化を達
成することができ、配線工程における断線の防止ができ
る。また本発明の方法はＵ溝形状の良い悪いにかかわり
な〈実施でき、完全な平坦化が達成されるものである。
成することができ、配線工程における断線の防止ができ
る。また本発明の方法はＵ溝形状の良い悪いにかかわり
な〈実施でき、完全な平坦化が達成されるものである。
なおポリシリコン中に残る空洞は絶縁効果に何ら影響を
与えるものではないことが確認された。
与えるものではないことが確認された。
（７）発明の効果
以上詳細に説明したように本発明によれば、Ｕ溝を用い
た絶縁分離において表面の平坦化、配線工程における断
線防止ができるため高集積化される半導体装置の製造に
おける歩留りの向上および半導体装置の信頼性向上に効
果大である。
た絶縁分離において表面の平坦化、配線工程における断
線防止ができるため高集積化される半導体装置の製造に
おける歩留りの向上および半導体装置の信頼性向上に効
果大である。
第１図は絶縁分離に用いられる■溝およびＵ溝の断面図
、第２図は従来のＵ溝形成工程を示す半導体装置要部の
断面図、第３図は本発明の実施工程を示す半導体装置要
部の断面図である。 １ 、１１．２１−シリコン基板、 （８） ２ 、１２＋ １６．２２．２５−５ｉ０２膜、３−Ｖ
溝、４ 、１４．２４−Ｕ溝、 １３− レジスト賎、１５．２３．２３ａ −ポリシリ
コン、１７．２７−空洞、 １８、２６−−−クレバス （９） ０ ．０ Φ ０ ａ Ｕ −ノ −ノ
、第２図は従来のＵ溝形成工程を示す半導体装置要部の
断面図、第３図は本発明の実施工程を示す半導体装置要
部の断面図である。 １ 、１１．２１−シリコン基板、 （８） ２ 、１２＋ １６．２２．２５−５ｉ０２膜、３−Ｖ
溝、４ 、１４．２４−Ｕ溝、 １３− レジスト賎、１５．２３．２３ａ −ポリシリ
コン、１７．２７−空洞、 １８、２６−−−クレバス （９） ０ ．０ Φ ０ ａ Ｕ −ノ −ノ
Claims (1)
- 半導体基板に断面Ｕ字形の溝を形成し、当該溝を絶縁物
で埋没して絶縁分離層を形成する半導体装置の製造方法
にして、溝形成後向壁に酸化膜を形成した後、絶縁物を
その膜厚Ｔが溝の開口幅Ｗに対しＴ≦Ｗ／２の関係が成
り立つ範囲で成長する工程、次いで基板上の絶縁物を異
方性エツチングにより除去した後再び絶縁物を成長して
溝を埋没する工程、次いで基板上の絶縁物を除去して平
坦化する工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23312783A JPS60124841A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23312783A JPS60124841A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124841A true JPS60124841A (ja) | 1985-07-03 |
Family
ID=16950168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23312783A Pending JPS60124841A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124841A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791073A (en) * | 1987-11-17 | 1988-12-13 | Motorola Inc. | Trench isolation method for semiconductor devices |
| US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
| US6124203A (en) * | 1998-12-07 | 2000-09-26 | Advanced Micro Devices, Inc. | Method for forming conformal barrier layers |
-
1983
- 1983-12-09 JP JP23312783A patent/JPS60124841A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791073A (en) * | 1987-11-17 | 1988-12-13 | Motorola Inc. | Trench isolation method for semiconductor devices |
| US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
| US6432799B1 (en) | 1994-06-02 | 2002-08-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US6649487B2 (en) | 1994-06-02 | 2003-11-18 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
| US6124203A (en) * | 1998-12-07 | 2000-09-26 | Advanced Micro Devices, Inc. | Method for forming conformal barrier layers |
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