JPS60123778A - 自動テスト装置 - Google Patents
自動テスト装置Info
- Publication number
- JPS60123778A JPS60123778A JP59233006A JP23300684A JPS60123778A JP S60123778 A JPS60123778 A JP S60123778A JP 59233006 A JP59233006 A JP 59233006A JP 23300684 A JP23300684 A JP 23300684A JP S60123778 A JPS60123778 A JP S60123778A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- nails
- circuit
- automatic test
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は自動テスト装置に関し、一層詳しくは回路用自
動テスト装置に関する。
動テスト装置に関する。
回路用自動テスト装置は、電子素子を印刷回路板に組込
んだ後に個々の電子素子の完全性をテストするために用
いられる。この目的のために、ペソドーオプーネイルス
(bed−of−nalls) として知られているよ
うなテスト部(そこには通常数百のはね負荷されたビン
もしくはネイルが設けられている)は印刷回路板(テス
ト下のユニットすなわちOUT )に対して位置されて
、各ネイルがOUT上の所定の回路接合部すなわち節点
と接触させられる。次いで、各電子素子にはそれに適し
たテスト信号のプログラムが適用される。なお、そのよ
うなテスト信号は、励起回路によって、各電子素子の入
力端子に接続された節点に接触しているネイルを介して
与えられる。その結果として得られる出力信号は、各電
子素子の出力端子に接続された節点に接触している別の
ネイルを介して検知回路でもってモニタされ、これによ
シミ子素子が正しく装着されているかどうかについて、
またその電子素子が規格どうりに動作しているかどうか
についてチェックが行なわれる。電子素子を電気的に絶
縁するために、またUUTにおいて相反に連結された他
の電子素子の動作によって生じる乱れを回避するために
、いわゆるガード信号が印刷回路板の他の所定の節点に
与えられ、これにより信号変化が阻止されることになる
。もしそのようにされなければ、テストされるべき電子
素子はかかる信号変化によシ影9されることKなる。−
経済上の理由で、通常、ネイルよりも少ない励起回路お
よび検知回路が設けられておシ、この場合、各励起回路
あるいは検知回路がいくつか(例えばにつ)のネイルの
グループの中で多−■化されることになる。
んだ後に個々の電子素子の完全性をテストするために用
いられる。この目的のために、ペソドーオプーネイルス
(bed−of−nalls) として知られているよ
うなテスト部(そこには通常数百のはね負荷されたビン
もしくはネイルが設けられている)は印刷回路板(テス
ト下のユニットすなわちOUT )に対して位置されて
、各ネイルがOUT上の所定の回路接合部すなわち節点
と接触させられる。次いで、各電子素子にはそれに適し
たテスト信号のプログラムが適用される。なお、そのよ
うなテスト信号は、励起回路によって、各電子素子の入
力端子に接続された節点に接触しているネイルを介して
与えられる。その結果として得られる出力信号は、各電
子素子の出力端子に接続された節点に接触している別の
ネイルを介して検知回路でもってモニタされ、これによ
シミ子素子が正しく装着されているかどうかについて、
またその電子素子が規格どうりに動作しているかどうか
についてチェックが行なわれる。電子素子を電気的に絶
縁するために、またUUTにおいて相反に連結された他
の電子素子の動作によって生じる乱れを回避するために
、いわゆるガード信号が印刷回路板の他の所定の節点に
与えられ、これにより信号変化が阻止されることになる
。もしそのようにされなければ、テストされるべき電子
素子はかかる信号変化によシ影9されることKなる。−
経済上の理由で、通常、ネイルよりも少ない励起回路お
よび検知回路が設けられておシ、この場合、各励起回路
あるいは検知回路がいくつか(例えばにつ)のネイルの
グループの中で多−■化されることになる。
従来、ガード信号は、テスト信号を出す励起回路と同一
の励起回路によって与えられていた。したがって、ネイ
ルの任意のグループにおいて、励起回路に接続すべく多
重化回路枠構によって選ばれたネイルの7つだけが、あ
る時点で励起状シバにおかれて、テスト信号あるいはガ
ード信号のいずれかを出すことになる。
の励起回路によって与えられていた。したがって、ネイ
ルの任意のグループにおいて、励起回路に接続すべく多
重化回路枠構によって選ばれたネイルの7つだけが、あ
る時点で励起状シバにおかれて、テスト信号あるいはガ
ード信号のいずれかを出すことになる。
このようなことは非効率であり、しかも場合によっては
特別な問題を生じさせ得る。そのよう々場合とけ、テス
ト部の設計において、当該節点付近のネイルを持つ多重
化された励起回路のすべてが他の節点にすでに縛られて
いるときに1仕に付加的なガード信号の必要性が分った
場合であり、このときには上述のテスト部に費用のがか
る変可を加えなければならない。
特別な問題を生じさせ得る。そのよう々場合とけ、テス
ト部の設計において、当該節点付近のネイルを持つ多重
化された励起回路のすべてが他の節点にすでに縛られて
いるときに1仕に付加的なガード信号の必要性が分った
場合であり、このときには上述のテスト部に費用のがか
る変可を加えなければならない。
本発明の一仙1面によれば、テスト下のユニットの回路
節点と接触させるための多数のネイルと、これらネイル
のうちの中から選ばれた7つのネイルを介して、テスト
信号を上述のユニットに与えたシ、あるいはそのユニッ
トの信号を検知したりするための1す」路とよシなる回
路用自動テスト装置であって、上述の選けれた7つのネ
イル以外の任意の7つあるいはそれ以上のネイルを介し
てガード信号を上述のユニットに与えるための手段を具
備する拒1路用自動テスト装置が提供される。
節点と接触させるための多数のネイルと、これらネイル
のうちの中から選ばれた7つのネイルを介して、テスト
信号を上述のユニットに与えたシ、あるいはそのユニッ
トの信号を検知したりするための1す」路とよシなる回
路用自動テスト装置であって、上述の選けれた7つのネ
イル以外の任意の7つあるいはそれ以上のネイルを介し
てガード信号を上述のユニットに与えるための手段を具
備する拒1路用自動テスト装置が提供される。
このような析成によれば、実際の励起信号を与えるよう
にされていないか、あるいは出力信号を検知するように
はされていないネイルのいずれかを用いて、ガード信号
ケ与えることができるので、テスト部の設計についての
融通性を高めることができる。
にされていないか、あるいは出力信号を検知するように
はされていないネイルのいずれかを用いて、ガード信号
ケ与えることができるので、テスト部の設計についての
融通性を高めることができる。
次に、添付図面を艶聞することにより、本発明による回
路用自動テスト装置を例示的に説明することにする。
路用自動テスト装置を例示的に説明することにする。
第1図を参照すると、回路用自動テスト装置(ATE)
10はペッドーオブーネイルス(bed−of−nal
ls)形式のテスト部12を備える。このテスト部12
は多数(例えば/θ2を本)のばね負荷され洗ネイル1
4を有し、これらネイル14の配置については、テスト
部12が図示されていない手段によって電気回路16(
テスト下のユニットすなわちUUT)に向って押し付け
られ、ときにUUT16の所定の回路接合部すなわち節
点に接触するにされている。
10はペッドーオブーネイルス(bed−of−nal
ls)形式のテスト部12を備える。このテスト部12
は多数(例えば/θ2を本)のばね負荷され洗ネイル1
4を有し、これらネイル14の配置については、テスト
部12が図示されていない手段によって電気回路16(
テスト下のユニットすなわちUUT)に向って押し付け
られ、ときにUUT16の所定の回路接合部すなわち節
点に接触するにされている。
ネイル14はg本のネイルからなる枠数のグル−ノに配
置Nされ、しかも各グルニゲのうちのいずれか7本のネ
イルはg方向スイッチすなわちリレーネットワーク18
によって選択できるようになっており、このに方向スイ
ッチは、gつのチャンネル制御アレイ(CCA)20を
持つモジュール22のそれぞれのチャンネル制御アレイ
にW:に’、されている。チャンネル制御アレイ2oけ
テスト信号を発生させかつ所定のネイル14に送って、
そのテスト信号をULIT16に与えることもできるし
、またUUT16から所Wのネイルを介して出力信号を
受けて、その出力信号をモニタすることもできる。/対
のCC’Aモジュール22の動作は共スjnの制御盤2
4によって制御され、その制御盤はマスタープロセッサ
26によって動作させられる0 図示の明瞭・化のために、第1図には、OCAモジュー
ル22の7つに対してのみ、いくつかのネイルグループ
およびスイッチ18だけが示されている。代表的なAT
Eにはg組の制御盤24およびg対のモジュール22が
設けられることになシ、この場合CCA20およびネイ
ル14の員数はそれぞれ72gおよび10.21Iとな
る。
置Nされ、しかも各グルニゲのうちのいずれか7本のネ
イルはg方向スイッチすなわちリレーネットワーク18
によって選択できるようになっており、このに方向スイ
ッチは、gつのチャンネル制御アレイ(CCA)20を
持つモジュール22のそれぞれのチャンネル制御アレイ
にW:に’、されている。チャンネル制御アレイ2oけ
テスト信号を発生させかつ所定のネイル14に送って、
そのテスト信号をULIT16に与えることもできるし
、またUUT16から所Wのネイルを介して出力信号を
受けて、その出力信号をモニタすることもできる。/対
のCC’Aモジュール22の動作は共スjnの制御盤2
4によって制御され、その制御盤はマスタープロセッサ
26によって動作させられる0 図示の明瞭・化のために、第1図には、OCAモジュー
ル22の7つに対してのみ、いくつかのネイルグループ
およびスイッチ18だけが示されている。代表的なAT
Eにはg組の制御盤24およびg対のモジュール22が
設けられることになシ、この場合CCA20およびネイ
ル14の員数はそれぞれ72gおよび10.21Iとな
る。
回路用自d111テストe fi’210のt!l成お
よび’igh作についての一般的原理は当該技術分Wf
においては周知であり、しかも本発明の一部を(1う模
するものではないので、それらが1理についての曾)1
7川なき分」月は省略する。
よび’igh作についての一般的原理は当該技術分Wf
においては周知であり、しかも本発明の一部を(1う模
するものではないので、それらが1理についての曾)1
7川なき分」月は省略する。
次に、第2し1を参照して、0CA20の7つについて
の構成および動作を説明するが、この場合出力起部1同
路1席能の説明について特に−重きがおかれる。
の構成および動作を説明するが、この場合出力起部1同
路1席能の説明について特に−重きがおかれる。
H2図を参照すると、ブロック30によって図示されて
いるように、CCA20は110信号およびH/L信号
を発生し、前者の信−qはチャンネルがその時点で入力
チャンネルとしであるいは出力チャンネルとして動作し
ているかどうかを示し、また後者の信号はチャンネルが
テストプログラムのその時点でのステップに対して高信
号あるいは低信号を送るためのものであるかどうかを示
す。これらの信号はNANDゲート32および34なら
びにNORゲート36によって許容イバ号(ENABL
E)と絹合わされ、これにより高電潴出カび衝器38が
割す111されたり、高フォーシング信号おるいけ低フ
ォーシンゲイd号がLI U Tに与えられるべくライ
ン40に発生さぜらtまたり、もしくは高インピーダン
ス状態が作られて、UtJTからの信号が検知され得る
ようにされたりする。
いるように、CCA20は110信号およびH/L信号
を発生し、前者の信−qはチャンネルがその時点で入力
チャンネルとしであるいは出力チャンネルとして動作し
ているかどうかを示し、また後者の信号はチャンネルが
テストプログラムのその時点でのステップに対して高信
号あるいは低信号を送るためのものであるかどうかを示
す。これらの信号はNANDゲート32および34なら
びにNORゲート36によって許容イバ号(ENABL
E)と絹合わされ、これにより高電潴出カび衝器38が
割す111されたり、高フォーシング信号おるいけ低フ
ォーシンゲイd号がLI U Tに与えられるべくライ
ン40に発生さぜらtまたり、もしくは高インピーダン
ス状態が作られて、UtJTからの信号が検知され得る
ようにされたりする。
このよりなUUTからの信号はライン4oにょツーcコ
ニyz+v−夕421tc送うh、このコンノぞレータ
42の出カイ8号は基準信号REFに対する検知信号の
低に応じて検知ラインに沿ってブロック30に送られる
。このような出力信号は、CCA20および制i盤24
によってその時点でのテスト下の電子素子についての完
全性の検査処理においてn:C析される。
ニyz+v−夕421tc送うh、このコンノぞレータ
42の出カイ8号は基準信号REFに対する検知信号の
低に応じて検知ラインに沿ってブロック30に送られる
。このような出力信号は、CCA20および制i盤24
によってその時点でのテスト下の電子素子についての完
全性の検査処理においてn:C析される。
ライン40は、3つのリレー18(1ン1示の明Hlf
化のために、第2図にはそのうちの2つだけが図示され
ている)のうちの該当するものを励起させることによっ
て、テストグログラムの各ステップに適したネイル14
に接続される。テストプログラムの構成については、所
定の任意の時点において、任意のCCA 20に組合わ
されたリレー18の7つだけが閉じられるようにされる
。
化のために、第2図にはそのうちの2つだけが図示され
ている)のうちの該当するものを励起させることによっ
て、テストグログラムの各ステップに適したネイル14
に接続される。テストプログラムの構成については、所
定の任意の時点において、任意のCCA 20に組合わ
されたリレー18の7つだけが閉じられるようにされる
。
また、各ネイル14はそこに4?jE kAされた別の
λつのリレー44および46をイ:、胃える。すべての
リレー44は低電圧信号を与える雷流制限柵衝増幅器4
8に接続され、またすべてのリレー46は品Th:圧信
号を力える雷流制限緩価増11呪器50に接続される。
λつのリレー44および46をイ:、胃える。すべての
リレー44は低電圧信号を与える雷流制限柵衝増幅器4
8に接続され、またすべてのリレー46は品Th:圧信
号を力える雷流制限緩価増11呪器50に接続される。
テストプログラムの構成については、任意のリレー18
によって閉じられたネイル14に幻しては、当該リレー
44および46は閉じることができないようにされる。
によって閉じられたネイル14に幻しては、当該リレー
44および46は閉じることができないようにされる。
しかしながら、この場合、同一グルーグ内のその他の7
本のネイル14に対しては、リレー44および46のい
ずれか7つが閉じられ得るようにされるが、この場合グ
ループ内のその他の7本のネイルに対して、それらリレ
ーがどのようにセツティングされるかについては問題と
されない。リレーセツティングの正確な組合せについて
は、テストグログラムの条件に応じて、リレー制御論理
回路52によって決められる。
本のネイル14に対しては、リレー44および46のい
ずれか7つが閉じられ得るようにされるが、この場合グ
ループ内のその他の7本のネイルに対して、それらリレ
ーがどのようにセツティングされるかについては問題と
されない。リレーセツティングの正確な組合せについて
は、テストグログラムの条件に応じて、リレー制御論理
回路52によって決められる。
したがって、例えば、ネイル14のうちの7つすなわち
#3が7組のテスト信号をUUT16の電子素子に与え
るか、もしくは他のグループの任刹の1つのネイル14
からのそのような7組の信号に対する上述の電子素子の
応答を検知すると同時に、別のλつのネイルすなわち#
aおよび#7が安定した低電圧ガード信号をLI U
T 16に与えることができ、また別の3つのネイルす
なわち#/、#Sおよび#乙が安定した高電圧ガード信
号を与えることができる。
#3が7組のテスト信号をUUT16の電子素子に与え
るか、もしくは他のグループの任刹の1つのネイル14
からのそのような7組の信号に対する上述の電子素子の
応答を検知すると同時に、別のλつのネイルすなわち#
aおよび#7が安定した低電圧ガード信号をLI U
T 16に与えることができ、また別の3つのネイルす
なわち#/、#Sおよび#乙が安定した高電圧ガード信
号を与えることができる。
以上のような構成によれは、テストプログラムの各ステ
ップでの特定の+$能に対するネイルの割シ当てについ
て大きな隔通性を得ることができ、また、所定の任意の
ステップにおいて、その時点ではテスト信号を与えてい
ないか、あるいは出力信号を検知していないネイルを一
時的に余分なものとせずに使用状態にしておくことがで
きる。このため、例えば、テストプログラムの中に、特
定の節点に付加的なガード信号を与えるような予期しな
い必要性が生じた場合でも、その節点がテストプログラ
ムのどこか他のテストステップにおいて入力もしくは出
力用に割り光てられたネイルをすでに備えることになる
こと1は明らかであろう。
ップでの特定の+$能に対するネイルの割シ当てについ
て大きな隔通性を得ることができ、また、所定の任意の
ステップにおいて、その時点ではテスト信号を与えてい
ないか、あるいは出力信号を検知していないネイルを一
時的に余分なものとせずに使用状態にしておくことがで
きる。このため、例えば、テストプログラムの中に、特
定の節点に付加的なガード信号を与えるような予期しな
い必要性が生じた場合でも、その節点がテストプログラ
ムのどこか他のテストステップにおいて入力もしくは出
力用に割り光てられたネイルをすでに備えることになる
こと1は明らかであろう。
したがって、テストプログラムの該当ステップに一対し
て適当なリレー44あるいはリレー46を単に閉じさせ
るようにすることによって、そのように存在するネイル
を用いて、必要な新たなガード信号を与えることができ
る。このようにして、テスト部12に対する変更の必要
性を回昏すること−ができるし、またネイルの割シ当て
について完全に再構成を行なうことさえできる。
て適当なリレー44あるいはリレー46を単に閉じさせ
るようにすることによって、そのように存在するネイル
を用いて、必要な新たなガード信号を与えることができ
る。このようにして、テスト部12に対する変更の必要
性を回昏すること−ができるし、またネイルの割シ当て
について完全に再構成を行なうことさえできる。
第7図は自動テスト装置の棚°11iブロック図であり
。 第2図は本発明による自動テスト装置の一部を形成する
チャンネル制御アレイのブロック図である0 10・・・・・・回路用自’fJJテストAA[、12
・・・・・・テスト部、14・・・・・・ネイル、16
・・・・・・電気回路、18・・・・・・リレーネット
ワーク、20・・・・・・チャンネル!1ull 41
1アレイ、22・・・・・・モジュール、24・・・・
・・1!!10%1Q41.26・・・・・・マスタプ
ロセッサ、30・・・・・・ブロック、 32.34・
・曲1’4 A N Dダート、36・・・・・・国O
Rダート、38・曲・??+% +R丁a、42・・曲
コンツクレータ、44.46・・曲す し − 、 4
8.50 ・・・・・・ 1?7 流 jl+l l恨
Lε 矧it曽 11・t 器。
。 第2図は本発明による自動テスト装置の一部を形成する
チャンネル制御アレイのブロック図である0 10・・・・・・回路用自’fJJテストAA[、12
・・・・・・テスト部、14・・・・・・ネイル、16
・・・・・・電気回路、18・・・・・・リレーネット
ワーク、20・・・・・・チャンネル!1ull 41
1アレイ、22・・・・・・モジュール、24・・・・
・・1!!10%1Q41.26・・・・・・マスタプ
ロセッサ、30・・・・・・ブロック、 32.34・
・曲1’4 A N Dダート、36・・・・・・国O
Rダート、38・曲・??+% +R丁a、42・・曲
コンツクレータ、44.46・・曲す し − 、 4
8.50 ・・・・・・ 1?7 流 jl+l l恨
Lε 矧it曽 11・t 器。
Claims (1)
- 【特許請求の範囲】 (11テスト下のユニットの回路節点と接触させるだめ
の多数のネイルと、前記ネイルのうちの中から選ばれた
7つのネイルを介して、テスト信号を前記ユニットに与
えたシ、あるい畔前記ユニットからの信号を検知したシ
するための回路とよシ成る回路用自動テスト装置:であ
って、前記の選ばれた7つのネイル以外の任意の7つあ
るいはそれ以上のネイルを介してガード信号を前記ユニ
ットに与えるための手段を具備する回路用自動テスト装
置。 (2)前記ネイルが複数のグループに配置され、各グル
ープ内の7つのネイルがテスト信号を前記ユニットに与
えるかあるいは前記ユニットの信号を検知するために選
択自在となっておシ、各グループ内の他のネイルがガー
ド信号を寿えるようになっていることを特徴とする前記
第1項に記載の回路用自動テスト装置。 (3)ダート信号がネイルの選択を行なっていないグル
ープのネイルを介して与えられ借るようになっているこ
とを特徴とする前記第2項に記載の回路用自動テスト装
置。 (4) リレ一手段がネイルに接K・記されて、第1の
リレー状態において、前記ネイルがフジ4択され得るよ
うになっており、また坑コのリレー状態において、ダー
ト信号が与えられ偵るようになっていることを特徴とす
る前記第1頂ないし第7項のいずれかに記載の回路用自
動テスト装置。 (5)別のリレ一手段がネイルに接続されて、ガード信
号が交互に与えられ得るようになっていることを特徴と
する前記第y項に記載の回路用自動テスト装置0
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB08329485A GB2149129B (en) | 1983-11-04 | 1983-11-04 | Automatic test equipment |
GB8329485 | 1983-11-04 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60123778A true JPS60123778A (ja) | 1985-07-02 |
Family
ID=10551240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59233006A Pending JPS60123778A (ja) | 1983-11-04 | 1984-11-05 | 自動テスト装置 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0145194B1 (ja) |
JP (1) | JPS60123778A (ja) |
DE (1) | DE3469385D1 (ja) |
GB (1) | GB2149129B (ja) |
IT (1) | IT1199217B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4897836A (en) * | 1987-10-20 | 1990-01-30 | Gazelle Microcircuits, Inc. | Programmable connection path circuit |
AU2857989A (en) * | 1988-01-27 | 1989-07-27 | Nec Home Electronics Ltd. | Inspection system for floppy disk drive unit control circuit of electronic appliance |
GB2249639A (en) * | 1990-09-06 | 1992-05-13 | Digital Equipment Int | Testing printed circuit boards |
GB2251081B (en) * | 1990-12-18 | 1995-08-23 | Motorola Ltd | Automatic analysis apparatus |
DE4100634A1 (de) * | 1991-01-11 | 1992-07-16 | Adaptronic Ag | Pruefvorrichtung |
JP3672136B2 (ja) * | 1996-10-04 | 2005-07-13 | 株式会社アドバンテスト | Ic試験装置 |
DE102007045756B4 (de) | 2007-09-25 | 2014-05-15 | Texas Instruments Deutschland Gmbh | Elektronische Leiterplatte und Verfahren für das automatische Prüfen |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3867693A (en) * | 1974-02-20 | 1975-02-18 | Ibm | LSI chip test probe contact integrity checking circuit |
US3931506A (en) * | 1974-12-30 | 1976-01-06 | Zehntel, Inc. | Programmable tester |
US4216539A (en) * | 1978-05-05 | 1980-08-05 | Zehntel, Inc. | In-circuit digital tester |
US4339819A (en) * | 1980-06-17 | 1982-07-13 | Zehntel, Inc. | Programmable sequence generator for in-circuit digital testing |
-
1983
- 1983-11-04 GB GB08329485A patent/GB2149129B/en not_active Expired
-
1984
- 1984-10-23 EP EP84307280A patent/EP0145194B1/en not_active Expired
- 1984-10-23 DE DE8484307280T patent/DE3469385D1/de not_active Expired
- 1984-10-31 IT IT49099/84A patent/IT1199217B/it active
- 1984-11-05 JP JP59233006A patent/JPS60123778A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0145194A1 (en) | 1985-06-19 |
GB8329485D0 (en) | 1983-12-07 |
IT1199217B (it) | 1988-12-30 |
IT8449099A1 (it) | 1986-05-01 |
GB2149129A (en) | 1985-06-05 |
DE3469385D1 (en) | 1988-03-24 |
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