JPS6011940A - プロセス制御装置 - Google Patents
プロセス制御装置Info
- Publication number
- JPS6011940A JPS6011940A JP58119374A JP11937483A JPS6011940A JP S6011940 A JPS6011940 A JP S6011940A JP 58119374 A JP58119374 A JP 58119374A JP 11937483 A JP11937483 A JP 11937483A JP S6011940 A JPS6011940 A JP S6011940A
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- JP
- Japan
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- main processor
- card
- unit
- control
- input
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、１つのメインプロセッサカードにより複数の
プロセス入出力カードを制御してプロセス制御を行なう
プロセス制御装置の改良に関する。
プロセス入出力カードを制御してプロセス制御を行なう
プロセス制御装置の改良に関する。
プロセスからのデータを入力し、このデータに基づいた
処理結果のデータをプロセスに出力する複数のゾロセス
入出力カードと、これらカードを制御するメインプロセ
ッサカードとで構成されたプロセス制御ユニットを、プ
ロセス制御対象の増加およびその処理能力により複数設
けｆｃｆロセヌ制御装置がある。このようなプロセス制
御装置では、メインプロセッサカードの故障時のバック
アップを行なうために、メインプロセッサカードを２重
化にすることが多い。
処理結果のデータをプロセスに出力する複数のゾロセス
入出力カードと、これらカードを制御するメインプロセ
ッサカードとで構成されたプロセス制御ユニットを、プ
ロセス制御対象の増加およびその処理能力により複数設
けｆｃｆロセヌ制御装置がある。このようなプロセス制
御装置では、メインプロセッサカードの故障時のバック
アップを行なうために、メインプロセッサカードを２重
化にすることが多い。
第１図は、メインプロセッサカードを２重化したプロセ
ス制御装置に奮けるプロセス制御ユニット１の構成図で
ある。第１図において２．３がメインプロセッサカード
であり、４−１〜４−ｎがプロセス入出力カードである
。そして、これらカード２ 、３ 、４−１〜４−ｎは
内部パヌ５を介常検知信号である。
ス制御装置に奮けるプロセス制御ユニット１の構成図で
ある。第１図において２．３がメインプロセッサカード
であり、４−１〜４−ｎがプロセス入出力カードである
。そして、これらカード２ 、３ 、４−１〜４−ｎは
内部パヌ５を介常検知信号である。
そこで、メインプロセッサカード２，３のいずれか一方
は、バックアップのために時期状態にあシ、動作状態に
あるメインプロセッサ２゜３が何らかの原因で故障する
まで動作しないことになる。したがって、第１図に示す
ようなバックアップ方式を用いると、時期中のメインプ
ロセッサカード２，３が有効に活用されず、その上時期
しているメインプロセッサカード２゜３が正常に動作す
るかの点検が十分にできなかった。さらに、以上のこと
から紅済的なメリットもない。 。
は、バックアップのために時期状態にあシ、動作状態に
あるメインプロセッサ２゜３が何らかの原因で故障する
まで動作しないことになる。したがって、第１図に示す
ようなバックアップ方式を用いると、時期中のメインプ
ロセッサカード２，３が有効に活用されず、その上時期
しているメインプロセッサカード２゜３が正常に動作す
るかの点検が十分にできなかった。さらに、以上のこと
から紅済的なメリットもない。 。
本発明は上記実情に基づいてなされたもので、その目的
とするところは、バックアップのためのメイン制御ユニ
ットを無くし得、かつ経済性に優れたプロセス制御装置
を提供することにある。
とするところは、バックアップのためのメイン制御ユニ
ットを無くし得、かつ経済性に優れたプロセス制御装置
を提供することにある。
本発明は、プロセスとの間でデータを入出力する複数の
プロセス入出力カードと、これらカードを制御する制御
演算部およびこの制御演算部の異常を検出する異常検出
部を有するメインプロセッサカードと、前記異常検出部
からの異常検出信号により開となるユニット間バスゲー
ト回路とを内部バスで接続したプロセス制御ユニットを
複数設け、これらユニットを対をなすように前記ユニッ
ト間バスゲート回路をユニット接続バスで接続し、いず
れか一方のユニットのメインプロセッサカードが異常と
なった場合、前記ユニット間バスゲート回路を開とし他
方のユニットのメインプロセッサカードによシ前記ユニ
ット接続パスを通して異常側のユニ、トにおけるプロセ
ス入出力カードを制御するプロセス制御装置である。
プロセス入出力カードと、これらカードを制御する制御
演算部およびこの制御演算部の異常を検出する異常検出
部を有するメインプロセッサカードと、前記異常検出部
からの異常検出信号により開となるユニット間バスゲー
ト回路とを内部バスで接続したプロセス制御ユニットを
複数設け、これらユニットを対をなすように前記ユニッ
ト間バスゲート回路をユニット接続バスで接続し、いず
れか一方のユニットのメインプロセッサカードが異常と
なった場合、前記ユニット間バスゲート回路を開とし他
方のユニットのメインプロセッサカードによシ前記ユニ
ット接続パスを通して異常側のユニ、トにおけるプロセ
ス入出力カードを制御するプロセス制御装置である。
以下、本発明の一実施例について第２図および第３図を
参照して説明する。第２図は本発明に係るプロセス制御
装置の構成歯である。第２図においてプロセス制御ユニ
ット１ｏ、ｚｏ９、関連ある複数のプロセスを制御する
もので、同図に示す如くメインプロセッサカード１１．
２１およびプロセス入出力カード１２−１〜１２−Ｎ。
参照して説明する。第２図は本発明に係るプロセス制御
装置の構成歯である。第２図においてプロセス制御ユニ
ット１ｏ、ｚｏ９、関連ある複数のプロセスを制御する
もので、同図に示す如くメインプロセッサカード１１．
２１およびプロセス入出力カード１２−１〜１２−Ｎ。
２２−１〜２２−Ｎにユニット間バスゲート回路１３．
２３を付加し、これらを内部バスＢ１０゜Ｂ２０に接続
して構成したものである。なお、メインプロセッサカー
ド１１．２１は、それぞれのプロセス入出力カード１２
−１〜１２−Ｎ。
２３を付加し、これらを内部バスＢ１０゜Ｂ２０に接続
して構成したものである。なお、メインプロセッサカー
ド１１．２１は、それぞれのプロセス入出力カード１２
−１〜１２−Ｎ。
２２−１〜２２−Ｎを制御するものであシ、プロセス入
出力カード１２−１〜１２−Ｎ、２２−１〜２２−Ｎは
、プロセスからのデータを入力するとともに、このデー
タに基づきメインプロセッサカード１１．２１１の制御
演算結果としての制御ｆ−１ヲプロセスに出力するもの
である。
出力カード１２−１〜１２−Ｎ、２２−１〜２２−Ｎは
、プロセスからのデータを入力するとともに、このデー
タに基づきメインプロセッサカード１１．２１１の制御
演算結果としての制御ｆ−１ヲプロセスに出力するもの
である。
さらに、前記プロセス制御ユニット１０．２０には、ユ
ニ、ト間バスゲート回路１３．２３間にユニット接続バ
スＢＳが接続され、メインプロセッサカード１１．ユニ
ット間パスゲート回路１３とメインプロセッサカード２
ノ、ユニット間パスゲート回路２３との間には、異常検
出信号が送られる異常検出ラインＬを接続しである。
ニ、ト間バスゲート回路１３．２３間にユニット接続バ
スＢＳが接続され、メインプロセッサカード１１．ユニ
ット間パスゲート回路１３とメインプロセッサカード２
ノ、ユニット間パスゲート回路２３との間には、異常検
出信号が送られる異常検出ラインＬを接続しである。
ここで、メインプロセッサカード７１，２１およびユニ
ット間パスゲート回路１３．２３の具体的な構成につい
て第３図を参照して説明する。なお、メインプロセッサ
カード１１．２１は同一構成なので、その説明は同時に
行なう。
ット間パスゲート回路１３．２３の具体的な構成につい
て第３図を参照して説明する。なお、メインプロセッサ
カード１１．２１は同一構成なので、その説明は同時に
行なう。
このメインプロセッサカード１１．２１には、プロセス
入出力カード１２−１−１２−Ｎ、２２−１〜２２−Ｎ
を制御する制御演算部の機能としてマイクロプロセッサ
ＰＩ、Ｐ２、メモリＭｌ、Ｍ２、メイングロセッサバス
グート（以下メインゲートと略す）ＧＭＩ 、０Ｍ２お
よびバスコントロールゲートＧＢ１．ＧＢ２が設けられ
ている。
入出力カード１２−１−１２−Ｎ、２２−１〜２２−Ｎ
を制御する制御演算部の機能としてマイクロプロセッサ
ＰＩ、Ｐ２、メモリＭｌ、Ｍ２、メイングロセッサバス
グート（以下メインゲートと略す）ＧＭＩ 、０Ｍ２お
よびバスコントロールゲートＧＢ１．ＧＢ２が設けられ
ている。
そこで、これらカード１１．２１がプロセス制御ユニッ
トＩＯ，２０におけるマザーボード（不図示）に取付け
られることにより、前記内部バスＢＩＯ，Ｂ２０のうち
アドレスデータバスＢＡ７ 、ＢＡ、？には、メインゲ
ートＧＭＩ 。
トＩＯ，２０におけるマザーボード（不図示）に取付け
られることにより、前記内部バスＢＩＯ，Ｂ２０のうち
アドレスデータバスＢＡ７ 、ＢＡ、？には、メインゲ
ートＧＭＩ 。
０Ｍ２を介してマイクロプロセッサＰ１．Ｐ２に、また
パスコントロールパフ、ＢＣｌ 、ＢＣ２には、バスコ
ントロールゲートＧＢ１．ＧＢ２を介して前記マイクロ
プロセッサＰｉ、Ｐ２に接続されるように構成されてい
る。そして、メモリＭｌ、Ｍ２がカードパスＢＫＩ 、
ＢＫ２を介してマイクロプロセッサＰ１．Ｐ２に接続さ
れている。なお、このメモリＭｌ、Ｍ２には接続された
側のプロセス制御ユニット１０，２０のプロセス制御演
算プログラムおよび制御パラメータ等を所定のエリアに
格納するとともにバックアップする相手側のプロセス制
御ユニット１０．２０のプロセス制御演算プログラムを
所定エリアに格納している。また、異常検出回路Ｈ１、
Ｈ２は、マイクロプロセッサＰＩ、Ｐ２およびメモリＭ
ｌ、Ｍ２からの信号をみて異常が起きた時に異常検出信
号をメインパヌグートＧＭＩ 、０Ｍ２おヨヒパスコン
トロールグートＧＢＩ 、ＧＢ２へ出力するとともにイ
ンバータＩＪ 、Ｉ２を介してユニット間バスゲート回
路１３．２３とこのユニット間バヌグート回路１３．２
３を通って相手側のマイクロゾロセッサＰ２ 、ＰＪへ
出力するものである。なお、マイクロプロセッサＰ２
、ＰＩは、異常検出信号を受けると、相手側のゾロセス
制御演算プログラムに基づいて相手側のプロセス入出力
カードを同時に制御する機能をもっている。
パスコントロールパフ、ＢＣｌ 、ＢＣ２には、バスコ
ントロールゲートＧＢ１．ＧＢ２を介して前記マイクロ
プロセッサＰｉ、Ｐ２に接続されるように構成されてい
る。そして、メモリＭｌ、Ｍ２がカードパスＢＫＩ 、
ＢＫ２を介してマイクロプロセッサＰ１．Ｐ２に接続さ
れている。なお、このメモリＭｌ、Ｍ２には接続された
側のプロセス制御ユニット１０，２０のプロセス制御演
算プログラムおよび制御パラメータ等を所定のエリアに
格納するとともにバックアップする相手側のプロセス制
御ユニット１０．２０のプロセス制御演算プログラムを
所定エリアに格納している。また、異常検出回路Ｈ１、
Ｈ２は、マイクロプロセッサＰＩ、Ｐ２およびメモリＭ
ｌ、Ｍ２からの信号をみて異常が起きた時に異常検出信
号をメインパヌグートＧＭＩ 、０Ｍ２おヨヒパスコン
トロールグートＧＢＩ 、ＧＢ２へ出力するとともにイ
ンバータＩＪ 、Ｉ２を介してユニット間バスゲート回
路１３．２３とこのユニット間バヌグート回路１３．２
３を通って相手側のマイクロゾロセッサＰ２ 、ＰＪへ
出力するものである。なお、マイクロプロセッサＰ２
、ＰＩは、異常検出信号を受けると、相手側のゾロセス
制御演算プログラムに基づいて相手側のプロセス入出力
カードを同時に制御する機能をもっている。
ユニット間パスゲート回路１３．２３は、プロセス制御
ユニット１０．２０におけるアドレスデータパヌＢＡ１
．ＢＡ、？間を結ぶユニット接続ハスＢＳＫ双方向のア
ドレスゲート１３ａ。
ユニット１０．２０におけるアドレスデータパヌＢＡ１
．ＢＡ、？間を結ぶユニット接続ハスＢＳＫ双方向のア
ドレスゲート１３ａ。
２３ｍと、パスコントロールノぐスＢＣＩ、ＢＣ２ｒｔ
ｌ結ぶコントロール接続バスＢＣｏニコントロール接続
グー）７ Ｊｂ 、２３ｂを設けたものである。そこで
、これら、アドレスゲート１３ａ。
ｌ結ぶコントロール接続バスＢＣｏニコントロール接続
グー）７ Ｊｂ 、２３ｂを設けたものである。そこで
、これら、アドレスゲート１３ａ。
２３ａおよびコントロール接続ゲート１３ｂ。
２３ｂは、ゲート１３ｃ、２３ｃを介して異常検出信号
が入力されることによシ開となる機能を有している。
が入力されることによシ開となる機能を有している。
次に上記の如く構成された装置の動作について説明する
。各プロセス制御ユニットＩＯ，２０におけるメインプ
ロセッサカード１１．２１が正常状態にあると、メイン
プロセッサカード１ノはプロセス制御ユニ、ト１ｏのプ
ロセス制御演算プログラムに基づいてアドレスデータ信
号およびパスコントロール信号を出力してアドレスｆ
−ｐ ／？スＢＡ″１、パスコントロールパスＨＣＩに
のせ、そのプロセス入出力カード１２−１〜１２−Ｎを
アクセスする。一方、プロセス制御ユニット２０におい
ても同様に、メインゲート、サカード２ノはそのプロセ
ス入出力カード２２−１〜２２−Ｎをアクセスする。こ
れにょシ、各プロセスの制御が行々われる。
。各プロセス制御ユニットＩＯ，２０におけるメインプ
ロセッサカード１１．２１が正常状態にあると、メイン
プロセッサカード１ノはプロセス制御ユニ、ト１ｏのプ
ロセス制御演算プログラムに基づいてアドレスデータ信
号およびパスコントロール信号を出力してアドレスｆ
−ｐ ／？スＢＡ″１、パスコントロールパスＨＣＩに
のせ、そのプロセス入出力カード１２−１〜１２−Ｎを
アクセスする。一方、プロセス制御ユニット２０におい
ても同様に、メインゲート、サカード２ノはそのプロセ
ス入出力カード２２−１〜２２−Ｎをアクセスする。こ
れにょシ、各プロセスの制御が行々われる。
ここで、いずれかのメインプロセッサカード１１．２１
、例えばメインプロセッサカード１ノのマイクロプロセ
ッサＰ１が何らかの原因で故障したとする。そうすると
、異常検出回路Ｈ１は、これを検出して異常検出信号を
メインゲートＧＭ１およびバスコントロールゲートＧＢ
Ｉへ出力するとともに、ユニット間パヌグート回路ｘｓ
、ｚｓと相手側のマイクロプロセッサＰ２へ出力する。
、例えばメインプロセッサカード１ノのマイクロプロセ
ッサＰ１が何らかの原因で故障したとする。そうすると
、異常検出回路Ｈ１は、これを検出して異常検出信号を
メインゲートＧＭ１およびバスコントロールゲートＧＢ
Ｉへ出力するとともに、ユニット間パヌグート回路ｘｓ
、ｚｓと相手側のマイクロプロセッサＰ２へ出力する。
これにより、メイングー）ＧＭＩオヨヒバスコントロー
ルケ゛−） Ｇ Ｂ １（ｒｉ 閉（！： ｆｘ。
ルケ゛−） Ｇ Ｂ １（ｒｉ 閉（！： ｆｘ。
シ、プロセス入出力カード１２−１〜１２〜Ｎのアクセ
スは禁止される。これと同時に、ユニット間ハスダート
回路１３のアドレスグー） １３ａ。
スは禁止される。これと同時に、ユニット間ハスダート
回路１３のアドレスグー） １３ａ。
コントロール接続ゲート１３ｂおよびユニット間ハスゲ
ート回路２３のアドレスゲート２３ｍ。
ート回路２３のアドレスゲート２３ｍ。
コントロール接続グー） 、？ ａ ｂ ｉ、ｉそれぞ
れ開となる。しかして、異常検出信号を受けたマイクロ
プロセッサＰ２は、自身のプロセス入出力カード２２−
１〜２２−Ｎを制御すると同時に、７’ｏ（＝ス制御ユ
ニットＩＯのプロセス制御演算プログラムに基づいてア
ドレスデータ信号およびパスコントロール信号を接続）
々スＢＳおよびコントロール接続パスＢＣＯを介してプ
ロセス制御ユニット１０のアドレスデータ信号ヌＢＡ１
おヨヒパスコントロールパヌＢＣ７にのせる。この結果
、プロセス入出力カード１２−１〜１２−Ｎはメインプ
ロセッサカード２ノにより制御される。
れ開となる。しかして、異常検出信号を受けたマイクロ
プロセッサＰ２は、自身のプロセス入出力カード２２−
１〜２２−Ｎを制御すると同時に、７’ｏ（＝ス制御ユ
ニットＩＯのプロセス制御演算プログラムに基づいてア
ドレスデータ信号およびパスコントロール信号を接続）
々スＢＳおよびコントロール接続パスＢＣＯを介してプ
ロセス制御ユニット１０のアドレスデータ信号ヌＢＡ１
おヨヒパスコントロールパヌＢＣ７にのせる。この結果
、プロセス入出力カード１２−１〜１２−Ｎはメインプ
ロセッサカード２ノにより制御される。
逆に、プロセス制御ユニット２０のメインプロセッサカ
ード２１が故障した場合は、上記した動作と同様にして
、プロセス入出力カード２２−１〜２２−Ｎはプロセス
制御ユニット１０のメインプロセッサカード１１により
制御される。
ード２１が故障した場合は、上記した動作と同様にして
、プロセス入出力カード２２−１〜２２−Ｎはプロセス
制御ユニット１０のメインプロセッサカード１１により
制御される。
このように本装置においては、ユニ、）間ノ々スグート
回路１３．２３を各プロセス制御ユニット１０．２０に
設け、いずれかのメインノロセッサカード１１．２１が
故障した場合、ユニット間バスゲート回路１３．２３を
開とし、故障してないメインプロセッサカード１１，２
Ｊにより故障した仰ｊのプロセス入出力カ一ド１２−１
〜１２−Ｎ、２２−１〜２２−Ｎを制御するので、別に
パックアッノ用のメインプロセッサカードを設けること
なく故障［７たメインノロセッサカード１１．２１をバ
ックアップできる。これにより、従来のように時期中の
メインプロセッサカードを点検することがなくなる。
回路１３．２３を各プロセス制御ユニット１０．２０に
設け、いずれかのメインノロセッサカード１１．２１が
故障した場合、ユニット間バスゲート回路１３．２３を
開とし、故障してないメインプロセッサカード１１，２
Ｊにより故障した仰ｊのプロセス入出力カ一ド１２−１
〜１２−Ｎ、２２−１〜２２−Ｎを制御するので、別に
パックアッノ用のメインプロセッサカードを設けること
なく故障［７たメインノロセッサカード１１．２１をバ
ックアップできる。これにより、従来のように時期中の
メインプロセッサカードを点検することがなくなる。
また、本装置はユニット間バヌグート回路１３．２３を
設けてメモｌＪＭ１．Ｍ２に相手側のプロセス制御演算
プログラムを格納するたけなので、その回路構成がｌｌ
ｊ単でありコスト・？フォーマンヌに優れている。
設けてメモｌＪＭ１．Ｍ２に相手側のプロセス制御演算
プログラムを格納するたけなので、その回路構成がｌｌ
ｊ単でありコスト・？フォーマンヌに優れている。
なお、本発明は上記−実ｈｉｕ例に限定されるものでは
ない。たとえは、第４図に示すような構成としてもよい
。このプロセス制御装置は、第２図および第３図に示す
プロセス制御装％ｌにおけるメインプロセッサカードＩ
Ｊ 、 ２１１／Ｃインタ一フエイヌ回路（不図示）
を設け、このインターンエイヌ回路に、各種制御カード
３０・・・Ｍを接続したシリアル伝送路ＬＳを接続した
ものである。そして、メインプロセッサカード１１゜２
１は、メインプロセッサカードｌｌ、２１が故障した側
のノロ七ヌ入出力カードノ２−１〜ノ２−Ｎ、２２−１
〜２２−Ｎへ各種制御カード３０・・・Ｍからプロセス
入出力カード１２−１〜１２− Ｎ。
ない。たとえは、第４図に示すような構成としてもよい
。このプロセス制御装置は、第２図および第３図に示す
プロセス制御装％ｌにおけるメインプロセッサカードＩ
Ｊ 、 ２１１／Ｃインタ一フエイヌ回路（不図示）
を設け、このインターンエイヌ回路に、各種制御カード
３０・・・Ｍを接続したシリアル伝送路ＬＳを接続した
ものである。そして、メインプロセッサカード１１゜２
１は、メインプロセッサカードｌｌ、２１が故障した側
のノロ七ヌ入出力カードノ２−１〜ノ２−Ｎ、２２−１
〜２２−Ｎへ各種制御カード３０・・・Ｍからプロセス
入出力カード１２−１〜１２− Ｎ。
２２−１〜２２−Ｎへの制御指令に従って、データの受
け渡し中継を行なう機能を持つものである。これによシ
、例えはメインプロセッサカード１ノが故障したとして
も、各種制御カード３０・・・からプロセス入出力カー
ド１２−１〜１２−Ｎへのデータ受は渡しは、メインプ
ロセッサカード２ノにより行なうことができる。
け渡し中継を行なう機能を持つものである。これによシ
、例えはメインプロセッサカード１ノが故障したとして
も、各種制御カード３０・・・からプロセス入出力カー
ド１２−１〜１２−Ｎへのデータ受は渡しは、メインプ
ロセッサカード２ノにより行なうことができる。
本発明によれば、メインプロセッサカードに相手側のプ
ロセス制御ユニットのプロセス制御演算プログラムを格
納し、さらに、パスゲート回路を設けた接続パスでプロ
セス制御ユニットの内部パス間を接続し、メインプロセ
ッサカードが故障した場合、パスゲ−ト回路を開として
正常なメインプロセッサカードで故障側のプロセス入出
力カードを制御するので、バックアップを行なうメイン
制御ユニットを無くし得、かつ経済性に優れたプロセフ
制御装置を提供できる。
ロセス制御ユニットのプロセス制御演算プログラムを格
納し、さらに、パスゲート回路を設けた接続パスでプロ
セス制御ユニットの内部パス間を接続し、メインプロセ
ッサカードが故障した場合、パスゲ−ト回路を開として
正常なメインプロセッサカードで故障側のプロセス入出
力カードを制御するので、バックアップを行なうメイン
制御ユニットを無くし得、かつ経済性に優れたプロセフ
制御装置を提供できる。
第１図は従来におけるプロセスｆｌｉυ御装置の構成図
、第２図は本発明に係るプロセス制御装置りの一実施例
を示す構成図、第３図は本装置におけるメインプロセッ
サカードおよびパスゲート回路の具体的な構成図、第４
図は本装置＋’！′における変形例を示す構成図である
。 １０．２０・・・プロセス制御ユニット、１１゜２１・
・・メインプロセッサカード、１２−１〜１２−・・・
マイクロプロセッサ、Ｍｌ、Ｍ２・・・メモリ、ＧＭＩ
、ＧＭ２・・・メイングロセッサパスグート、ＧＢ７
．ＧＢ、？・・・バスコントロールゲート、Ｉ １ 、
Ｉ ２−・・インバータ、１３ｍ、２８ｔｈ−アドレ
スゲート、１３ｂ、２３ｂ・・・コントロール接続ゲー
ト、１３ｃ、２３ｃ・・・ダート、ＢＳ・・・ユニット
接続パス、Ｌ・・・異常検出ライン、ＢＣＯ・・・コン
トロール接続パス、ＢＩＯ，Ｂ２０・・・内部ハヌ、Ｂ
ＡＪ 、ＢＡ、？・・・アドレスデータバス、ＢＣＪ
、ＢＣ２・・・バスコントロールバス。
、第２図は本発明に係るプロセス制御装置りの一実施例
を示す構成図、第３図は本装置におけるメインプロセッ
サカードおよびパスゲート回路の具体的な構成図、第４
図は本装置＋’！′における変形例を示す構成図である
。 １０．２０・・・プロセス制御ユニット、１１゜２１・
・・メインプロセッサカード、１２−１〜１２−・・・
マイクロプロセッサ、Ｍｌ、Ｍ２・・・メモリ、ＧＭＩ
、ＧＭ２・・・メイングロセッサパスグート、ＧＢ７
．ＧＢ、？・・・バスコントロールゲート、Ｉ １ 、
Ｉ ２−・・インバータ、１３ｍ、２８ｔｈ−アドレ
スゲート、１３ｂ、２３ｂ・・・コントロール接続ゲー
ト、１３ｃ、２３ｃ・・・ダート、ＢＳ・・・ユニット
接続パス、Ｌ・・・異常検出ライン、ＢＣＯ・・・コン
トロール接続パス、ＢＩＯ，Ｂ２０・・・内部ハヌ、Ｂ
ＡＪ 、ＢＡ、？・・・アドレスデータバス、ＢＣＪ
、ＢＣ２・・・バスコントロールバス。
Claims (1)
- プロセスとのデータの入出力を行なう複数のプロセス入
出力カードと、これらゾロセス入出力カードと内部パス
を介して接続され、プロセス制御演算グロダラムに基づ
いて前記プロセス入出力カーＰを制御し、かつ前記ゾロ
セス入出力カードとは別のプロセス入出力カードのグロ
七２制御演算プログラムを有する制御演算部およびこの
制御演算部の異常を検出する異常検出部を持つメインプ
ロセッサカードと、このメインプロセッサカードと前記
内部パスを介して接続され、前記異常検出部からの異常
検出信号によシ開となるユニット間バスゲート回路とか
ら構成された複数のプロセス制御ユニットと；これらプ
ロセス制御ユニットを対をなすように、そのプロセス制
御ユニットの前記ユニット間バスゲート回路間を接続す
るユニット接続パスとを具備し、一方の前記プロセス制
御ユニットのメインゾロ主ッサカードが故障した場合、
他方のプロセス制御ユニットのメインプロセッサカード
で前記ユニット接続パスを通して前記故障側のプロセス
入出力カードを制御することを！待機とするプロセス制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119374A JPS6011940A (ja) | 1983-06-30 | 1983-06-30 | プロセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119374A JPS6011940A (ja) | 1983-06-30 | 1983-06-30 | プロセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6011940A true JPS6011940A (ja) | 1985-01-22 |
| JPS6321217B2 JPS6321217B2 (ja) | 1988-05-06 |
Family
ID=14759924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119374A Granted JPS6011940A (ja) | 1983-06-30 | 1983-06-30 | プロセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011940A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232501A (ja) * | 1985-08-05 | 1987-02-12 | Toyobo Co Ltd | プロセスコンピユ−タの相互バツクアツプ方法 |
| JP2009003667A (ja) * | 2007-06-21 | 2009-01-08 | Asyst Technologies Japan Inc | 搬送制御システム |
| CN103699003A (zh) * | 2013-11-27 | 2014-04-02 | 北京机械设备研究所 | 一种面向双余度电机的分布式冗余通用控制器 |
-
1983
- 1983-06-30 JP JP58119374A patent/JPS6011940A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232501A (ja) * | 1985-08-05 | 1987-02-12 | Toyobo Co Ltd | プロセスコンピユ−タの相互バツクアツプ方法 |
| JP2009003667A (ja) * | 2007-06-21 | 2009-01-08 | Asyst Technologies Japan Inc | 搬送制御システム |
| CN103699003A (zh) * | 2013-11-27 | 2014-04-02 | 北京机械设备研究所 | 一种面向双余度电机的分布式冗余通用控制器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6321217B2 (ja) | 1988-05-06 |
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