JPS60117858A - Continuity test system - Google Patents

Continuity test system

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Publication number
JPS60117858A
JPS60117858A JP22482283A JP22482283A JPS60117858A JP S60117858 A JPS60117858 A JP S60117858A JP 22482283 A JP22482283 A JP 22482283A JP 22482283 A JP22482283 A JP 22482283A JP S60117858 A JPS60117858 A JP S60117858A
Authority
JP
Japan
Prior art keywords
pattern
time slot
digital pattern
circuit
stores
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22482283A
Other languages
Japanese (ja)
Inventor
Shigeru Shimizu
茂 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP22482283A priority Critical patent/JPS60117858A/en
Publication of JPS60117858A publication Critical patent/JPS60117858A/en
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M3/00—Automatic or semi-automatic exchanges
    • H04M3/22—Arrangements for supervision, monitoring or testing
    • H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
    • H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Monitoring And Testing Of Exchanges (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

PURPOSE:To attain a continuity test against an error of a specific bit and also to decrease the test time by attaining a channel test by means of an optional digital pattern commanded by a common controller. CONSTITUTION:A register REG-A stores a number TS-A of an optional time slot by a command of the common controller at the incoming side and a memory PAT-A stores a prescribed digital pattern P. The pattern P is inserted to a time slot designated by the number ST-A in a gate circuit SEL and the result is inputted to a multiplexer MPX via a talking channel CHn-1. A register PAT-B stores a number TS-B of an optional time slot similarly and the memory PAT-B stores the said pattern P. A circuit dropper DRP extracts a digital pattern of the time slot of the number TS-B from a talking channel CH'1, a comparator circuit MAT compares ths pattern with the pattern P of the memory PAT-B, the coincidence/dissidence is informed to the common controller to test the normality of the channel.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は時分割交換機における導通試験方式に関する。[Detailed description of the invention] 〔Technical field〕 The present invention relates to a continuity test method in a time division switch.

〔従来技術〕[Prior art]

従来、時分割交換機における導通試験としては、ディジ
タル化した／　０００　Ｈ２，ＯｄＨの音源を使用して
いる方式が多く、任意のディジタルパターンを使用して
の送信、受信による導通試験を行なつ−ておらず、特定
のビットの入の障害時においては、障害を判別すること
ができず、導通試験の結果正常となることもあり得た。Conventionally, continuity tests in time-division exchanges often use digitalized /000 H2, OdH sound sources, and continuity tests are performed by transmitting and receiving using arbitrary digital patterns. Therefore, in the event of a failure in the input of a specific bit, the failure could not be determined and a continuity test could result in a normal result.

従って、導通試験の結果が正常であっても、雑音の混入
した通話状態を認識できず、さらに共通制御装置もこの
状態を認識できず、加入者の申告によってはじめて、こ
の種の障害が時分割交換機内に存在していることが判明
するという事故も発生していた。Therefore, even if the continuity test result is normal, the call condition with noise mixed in cannot be recognized, and the common control device cannot recognize this condition, and only after the subscriber reports, can this type of failure be detected in a time-sharing manner. Accidents have also occurred in which it has been discovered that the device is inside the switchboard.

更に従来のデジタルトーンによる試験は、時間が長くな
るという欠点を有し、また通話路内にディジタルパッド
を有する場合には、このディジタルパッドの試験は不可
能であった。Further, conventional digital tone testing has the drawback of being time consuming, and if a digital pad is included in the communication path, testing of the digital pad is not possible.

〔目　的〕〔the purpose〕

本発明は、任意のディジタルパターンを、入回線から時
分割ネットワーク方向の任意のタイムスロットへ挿入し
、また時分割ネットワークから出回線方向の任意のタイ
ムスロットのディジタルパターンを抽出し、このディジ
タルパターンと任意のディジタルパターンとの比較をす
ることにより上記従来例の欠点を解決し、特定のビット
の障害に対しても導通試験が行なえるようＫなり、さら
に導通試験に要する時間の短縮化も可能とする導通試験
方式を提供するものである。The present invention inserts an arbitrary digital pattern into an arbitrary time slot in the direction of the time division network from the incoming line, extracts a digital pattern in an arbitrary time slot in the direction of the outgoing line from the time division network, and By comparing with arbitrary digital patterns, the drawbacks of the conventional example described above can be solved, continuity tests can be performed even for failures in specific bits, and the time required for continuity tests can also be shortened. This provides a continuity test method for

〔発明の構成〕[Structure of the invention]

本発明は、上記目的を達成するために、時分割交換機に
おいて、 時分割ネットワークの入側に、任意のタイムスロットに
ディジタルパターンを挿入するゲート回路と、該ゲート
回路へディジタルパターンを発生する回路とを具備し、 時分割ネットワークの出側に、任意のタイムスロットの
ディジタルパターンを抽出する抽出回路と、抽出回路に
より抽出されたディジタルパターンと基阜のディジタル
パターンとの比較を行なう比較回路とを具備し、 通話路閉成後、時分割ネットワークの入側の通話タイム
スロットに所定のディジタルパターンを挿入し、このデ
ィジタルパターンを時分割ネットワークの出側の任意の
タイムスロットで抽出して前記層重のディジタルパター
ンと比較すること罠より、通話路を試験することを特徴
とする。In order to achieve the above object, the present invention provides a time division switch that includes a gate circuit for inserting a digital pattern into an arbitrary time slot, and a circuit for generating a digital pattern to the gate circuit, on the input side of a time division network. The output side of the time division network is equipped with an extraction circuit for extracting a digital pattern of an arbitrary time slot, and a comparison circuit for comparing the digital pattern extracted by the extraction circuit with the basic digital pattern. After the call path is closed, a predetermined digital pattern is inserted into the call time slot on the input side of the time division network, and this digital pattern is extracted at an arbitrary time slot on the output side of the time division network, and the layer structure is It is characterized by testing the communication path rather than by comparing it with a digital pattern.

〔実施例〕〔Example〕

以下図面を診照して本発明の一実施例を説明する。第１
図は、本発明の一実施例に係る時分割交換機のブロック
図であり、それぞれ多重化されたｎ個の通話チャネル（
ｃＨｎ−／〜ＣＨＯ）が、さらに多重化回路ＭＰＸで多
重化され、時分割ネットワークＮＷを介して多重化分離
回路ＤＭＰＸでｍ個の多重化された通話チャネル（ＣＨ
’ｍ−／〜ＣＨ’Ｏ）に多重分離される。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is a block diagram of a time-division exchange according to an embodiment of the present invention, in which n communication channels (
cHn-/~CHO) is further multiplexed by a multiplexing circuit MPX, and then sent to m multiplexed communication channels (CH
'm-/~CH'O).

多重化回路ＭＰＸの入力部において、通話チャネル（Ｃ
ｋｌｎ−／〜ＣＨＯ）の各々に、導通試験時に任意のデ
ィジタルパターンを任意のタイムスロットに挿入するた
めのゲート回路ＳＥＬが接続される。ゲート回路ＳＥＬ
の入力部には、それぞれ共通制御装置が指令するタイム
スロット番号を記憶するレジスタＲＥＧ−Ａ　と、ディ
ジタルパターンを記憶するメモリＦＡＴ−Ａが接続され
ている。At the input of the multiplexing circuit MPX, the communication channel (C
kln-/~CHO) is connected to each gate circuit SEL for inserting an arbitrary digital pattern into an arbitrary time slot during a continuity test. Gate circuit SEL
A register REG-A for storing a time slot number commanded by the common control device and a memory FAT-A for storing a digital pattern are connected to the input section of the register REG-A.

多重化分離回路ＤＭＰＸの出力部には、通話チャネル（
Ｃ）ｒｍ−／〜Ｃ「０）の各々に、導通試験時に、共通
ｊｌｉｌＪ御装置の指装置る任意のタイムスロット番号
を記憶するレジスタＲＥＧ−Ｂの出力により、該タイム
スロットのディジタルパターンを抽出する回路ドロン／
（ＤＲＰが接線される。回路ドロッパＤＲＰの出力部に
は、回路ドロッパＤＲＰが抽出したディジタルパターン
と、共通制御装置の指令により記憶したメモリＦＡＴ−
Ｂのディジタルパターンとを比較する比較回路ＭＡＴが
接続される。The output section of the multiplexing and demultiplexing circuit DMPX has a communication channel (
C) For each of rm-/~C'0), extract the digital pattern of the time slot by the output of the register REG-B that stores an arbitrary time slot number of the common jlilJ control device during the continuity test. Circuit Delon/
(DRP is tangential. The output part of the circuit dropper DRP contains the digital pattern extracted by the circuit dropper DRP and the memory FAT-
A comparison circuit MAT for comparing the digital pattern B is connected.

上記構成の動作を、不図示のタイムスロット変換機能に
より、通話チャネルＣＨｎ−／内のタイムスロット（Ｔ
Ｓ−Ａ）を、通話チャネルＣ「／内のタイムスロット（
ＴＳ−Ｂ）へ交換して、導通試験を行なう場合を例とし
て説明する。The operation of the above configuration is performed using a time slot conversion function (not shown) in a time slot (T
S-A) in the time slot (in
An example in which a continuity test is performed by replacing the TS-B with the TS-B will be explained below.

先ず入側において、それぞれ共通制御装置の指令により
、レジスタＲＥＧ−Ａは任意のタイムスロットの番号Ｔ
Ｓ−Ａを記憶し、メモリＦＡＴ−Ａは所定のデジタルパ
ターンＰを記憶する。ゲート回路ＳＥＬでは、番号５Ｔ
−Ａで指定されるタイムスロットにディジタルパターン
Ｐが挿入され、通話チャネルＣＨｎ−／　を介して多重
化装置ＭＰＸＫ入力される。First, on the input side, register REG-A is set to an arbitrary time slot number T by a command from the common control device.
The memory FAT-A stores a predetermined digital pattern P. In the gate circuit SEL, number 5T
A digital pattern P is inserted into the time slot designated by -A and is input to the multiplexer MPXK via the communication channel CHn-/.

他方、出側において、それぞれ共通制御装置の指令によ
り、レジスタＲＥＧ−Ｂは任意のタイムスロットの番号
ＴＳ−Ｂを記憶し、メモリＦＡＴ−Ｂは前述したメモＩ
ＪＰＡＴ−Ａが記憶したディジタルパターンＰを記憶す
る。回路ドロッパＤＲＰは、通話チャネルＣ「／から、
レジスタＲＥＧ−Ｂで指定される番号ＴＳ−Ｂのタイム
スロットにおける夛Δμ−〜−ルパターンを抽出し、比
較回路ＭＡＴは、この抽出したディジタルパターンと、
メモリＦＡＴ−ＢのディジタルパターンＰとを比較して
、一致するか否かを共通制御装置へ報告し、通話路の正
常性が試験される。On the other hand, on the output side, the register REG-B stores an arbitrary time slot number TS-B according to a command from the common control device, and the memory FAT-B stores the above-mentioned memory I.
Stores the digital pattern P stored by JPAT-A. The circuit dropper DRP is connected to the communication channel C "/ from
The comparator circuit MAT extracts the multiple Δμ - - pattern in the time slot number TS-B specified by the register REG-B, and compares this extracted digital pattern with the
It compares the digital pattern P of the memory FAT-B and reports whether or not they match to the common control device, thereby testing the normality of the communication path.

〔効　果〕〔effect〕

以上説明したよ５Ｋ、本発明によれば、共通制御装置の
指令する任意のディジタルパターンにより通話路の試験
が可能であり、特定ビットの障害あるいはディジタルパ
ッドを通話路に有する場合のディジタルパッド障害を発
見することが可能である。さらＫ、パターン比較のため
、試験Ｋｉする時間は、従来方式のディジタルトーンに
よる試験時間に比較して大幅に短縮化することも可能と
なる。As explained above, according to the present invention, it is possible to test a communication path using an arbitrary digital pattern commanded by a common control device, and detect failures in specific bits or digital pads when a digital pad is included in the communication path. It is possible to discover. Furthermore, the time required to perform the test Ki for pattern comparison can be significantly shortened compared to the test time using conventional digital tones.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のブロック図を示す。 ＮＷ・・・・・・・・・・・・・・・時分割ネットワー
ク。 ＭＰＸ・・・・・・・・・・・・・・・多重化回路。 ＤＭＰＸ・・・・・・・・・・・・多重化分離回路。 ＳＥＬ・・・・・・・・・・・・・・・ゲート回路。 ＲＥＧ−Ａ／Ｂ・・・・・・レジスタ。 ＰＡＴ−Ａ／Ｂ・・・・・・ディジタルパターンのメモ
リ。 ＤＲＰ　・・・・・・・・・・・・回路ドロッパ。 ＭＡＴ　・・・・・・・・・・・・比較回路。FIG. 1 shows a block diagram of one embodiment of the invention. NW・・・・・・・・・・・・・Time division network. MPX・・・・・・・・・・・・Multiplex circuit. DMPX・・・・・・・・・・・・Muxing/demultiplexing circuit. SEL・・・・・・・・・・・・Gate circuit. REG-A/B...Register. PAT-A/B...Digital pattern memory. DRP ・・・・・・・・・Circuit dropper. MAT ・・・・・・・・・Comparison circuit.

Claims (1)

【特許請求の範囲】 時分割交換機において、 時分割ネットワークの入側に、任意のタイムスロットに
ディジタルパターンを挿入するゲート回路と、該ゲート
回路へディジタルパターンを発生する回路とを具備し、 時分割ネットワークの出側に、任意のタイムスロットの
ディジタルパターンを抽出する抽出回路と、抽出回路に
より抽出されたディジタルパターンと上記基準のディジ
タルパターンとの比較を行う比較回路とを具備し、 通話路閉成後、時分割ネットワークの入側の通話タイム
スロットに所定のディジタルパターンを挿入し、このデ
ィジタルパターンを時分割ネットワークの出側の任意の
タイムスロットで抽出して前記基準のディジタルパター
ンと比較することにより、通話路を試験することを特徴
とする導通試験方式。[Scope of Claims] A time-division switching system, comprising a gate circuit for inserting a digital pattern into an arbitrary time slot and a circuit for generating a digital pattern to the gate circuit on the input side of the time-division network, The output side of the network is equipped with an extraction circuit that extracts a digital pattern of an arbitrary time slot, and a comparison circuit that compares the digital pattern extracted by the extraction circuit with the above-mentioned reference digital pattern, and closes the communication path. After that, by inserting a predetermined digital pattern into a call time slot on the input side of the time division network, extracting this digital pattern at an arbitrary time slot on the output side of the time division network, and comparing it with the reference digital pattern. , a continuity test method characterized by testing the communication path.
JP22482283A 1983-11-29 1983-11-29 Continuity test system Pending JPS60117858A (en)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0248325A2 (en) * 1986-06-02 1987-12-09 Siemens Aktiengesellschaft Method for the through-connection testing of a broadband switching network
JPS6348036A (en) * 1986-08-15 1988-02-29 Nec Corp Testing system for continuity of exchange channel
JPS6411454A (en) * 1987-07-03 1989-01-17 Nec Corp Channel trouble detection system
JPH0437294A (en) * 1990-06-01 1992-02-07 Hitachi Ltd Continuity test system

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